我正在使用 FPGA (Zynq Ultrascale+ MPSoC ZCU102评估套件(xilinx.com))to)来关闭25MHz 电源转换器、并希望使用高速 ADC 来实现电压模式控制环路。 是否可以将 ADC 的数字输出置于1/25M 以下的 FPGA 中？ 和/或从 TI 产品线获取 FPGA 的 ADC 读数最快的方法。 希望得到推荐、并希望相应地购买 EVM 板。
感谢您的帮助、
Patrick
尊敬的 Patrick：
您对 ADC 选择有任何限制吗？ 采样率、输入带宽、分辨率、通道数、功耗、 输出接口(LVDS/CMOS)？
值得关注的一个器件系列是 ADC3663 (65MSPS、双通道)、ADC3662 (25MSPS、双通道)、ADC3663 (65MSPS、 单通道)或 ADC3662 (25MSPS 、单通道)。 这些器件具有一些输出数据速率选项、可实现高于25MHz 的传入采样目标。 这些输出数据格式被称为2线制、1线制和1/2线制模式(特定于双频带)、可实现数据时钟(DCLK)的灵活性。 下图显示了如何使用任一种方法传输两个连续的16位样本。 在相同的时间周期(FCLK)内、2个差分对(2线制模式)或1个差分对(1线制模式)。
此致、Chase
感谢 Chase 回来找我、
我没有任何功率限制。
我只需要1个通道。
带宽具有一定的灵活性、但优先选择大于250MHz 的带宽
输出接口不受限制、我在 FPGA 方面具有很大的灵活性。 JESD204B 也是一个选项。
非常感谢您的选择、ADC 3663看起来是双通道输出的最高采样率、(另请查看 ADC 3664的125MSPS 采样率)。 只是想知道 Xilinx 建议的射频 ADC ( ADC12J4000)由于其 10秒时钟周期的较高延迟而无法工作吗？
最后一个问题、
我只想确保时钟是直的。 有一个采样时钟、 一个帧时钟和一个数据时钟。 采样时钟在采样频率下直观地运行、帧时钟是指数据帧的长度、每个位的数据时钟是多少。 我在数据表中没有注意到数据时钟的最小值或最大值、但它看起来比采样时钟快。 我的 Xilinx 可以在800MHz 频率下运行、数据时钟能否以那么快的速度运行、或者您建议的限制是什么？ 我还查看了数据表底部的图表、因此我认为它可以正常工作。
