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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1116726/ads42jb46-i-want-to-know-the-inner-pll-structure-for-jesd204b
尊敬的 TI：
我想知道 ADC 芯片中详细的 PLL 结构。
我发现在某些 Σ-Δ ADC 中有一些困惑、即 JESD204B 的 PLL。
比如"PCLK"、"IFX_PCLK"、我想知道 PLL 的构造。
有人可以帮帮我吗？
此致、
非
Nan、您好！
遗憾的是、我们无法披露 JESD204 PLL 的内部设计、因为它是我们的 IP。 您需要知道的是、通过配置、ADC 采样时钟将被乘以生成 JESD204所需的 PLL 时钟。
你好，Kang，
感谢你的答复。 好的、我认为您的意思是 ADC 采样时钟将被乘以或除以生成 PLL 时钟到 JESD 串行器、帧时钟 和 LMFC。
正确
谢谢 Kang、也许您知道这些信息？
NaN、
ADS42JB49中没有此类时钟
是的、但可能还有其他一些具有此类时钟？
很抱歉、我不知道这些时钟、因为它们可能是特定于某些器件的
