[参考译文] ADS131M02：关于 DRDY 时序

admin

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：ADS131M02

您好、E2E、

我知道、当 ADC 完成数据转换时、DRDY 引脚将切换为低电平。

通常情况下、DRDY 被输入到 MCU 的中断触发器、然后与 ADC 进行 SPI 通信、但在我们的使用中、有另一个优先进程、启动 SPI 通信的时序会延迟、并且下一个 DRDY SPI 通信即使在时序上也可能不会结束。

我目前正在查看 OSR128和64 (TBM 位1)以及 OSR256。
当发生上述冲突时、DRDY 变为低电平的现象通常在 DRDY 变为低电平的一半时间内出现。

例如、如果 DRDY 在128us 周期内设置为低电平、则如果 DRDY 处于低电平的间隔恒定为128us->64us->128us->128us->128us、则呈波形。
此时 ADC 数据的锁存时序是多久？

此致、
ACGUY

0 admin 3 年多前

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您好、ACGUY、

根据数据表、nDRDY 信号的低电平持续时间取决于 CLKIN 信号、如下所示：

您没有提供 CLKIN、但128us 相当于 f_CLKIN = 31.25kHz、这似乎更像是数据速率、而不是 CLKIN 频率。如果您将 OSR 设置为128、256和64、那么您的 CLKIN 和数据速率是多少？您是否有用于确认该速率的示波器或逻辑分析仪？

例如、在高分辨率模式下、CLKIN 为8.192MHz、当 nDRDY 在再次变为高电平之前处于低电平时将为488ns。然后、nDRDY 在数据速率附近的频率再次切换为低电平、或下降沿切换为下降沿(假设全局斩波模式关闭或 GC_EN = 0b0)。

最棒的

Cole

0 admin 3 年多前

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您好、Cole、

请您回复。
我想知道为什么 DRDY 变为低电平的间隔不是恒定的并且变得更短。
您能评论一下吗？

此致、
ACGUY

0 admin 3 年多前

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您好、ACGUY、

一般而言、我们不希望 nDRDY 将间隔时间改变100%、它应链接到时钟的抖动规格、平均值应约为5-10%。您能否回答上述问题、以便我们能够了解这种意外行为？

最棒的

Cole

0 admin 3 年多前

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您好、ACGUY、

DRDYn 行为可能会根据从器件读取转换数据的时间而变化。如果在前一个转换仍在读取的情况下完成了新的转换、则 DRDYn 脉冲将在内部门控并阻止到达引脚。

如果一个转换丢失、它可以临时存储在两个采样数据 FIFO 中。状态寄存器中的每个通道都有一个 DRDYn 标志、该标志将保持置位状态、直到读取所有数据。处理此情况的一种方法是背靠背读取样本。

此致、

Ryan

数据转换器（参考译文帖）(Read Only)