[参考译文] ADS127L01：分辨率模式转换问题

您好、Cherry、

将 REXT 从120k 切换到60k 对 ADC 中的总噪声影响很小。  它确实会略微降低内部放大器中的噪声、但来自其他内部组件的热噪声决定了总 ADC 噪声。  增加功率(减少 REXT)的目的是支持更高的输入时钟频率和更高的输出数据速率。  减少 REXT 会增加内部放大器带宽、从而缩短支持更高输出数据速率所需的稳定时间。

VLP 模式下的最大 Fclk 为4.4MHz。  将 REXT 降低至60.4k (增加总功率)可使 Fclk 增加至8.8MHz。  对于相同的 OSR 设置、您现在可以以2倍的输出数据速率运行。

数据表中的表1确认了不同功率模式下的噪声不会发生变化；它主要取决于 OSR 设置。  例如、OSR=256、WB2滤波器、在所有情况下、噪声大约等于3.5uVrms (随着 Fclk 的增加、会有一些变化)。

此致、
Keith Nicholas
精密 ADC 应用

您好、Cherry、

1. 是的、正确。  对于相同的 FCLK、OSR 和滤波器设置、使用不同模式时、ADS127L01的内部噪声不会改善。  在较低频率下运行 Fclk 确实会让外部基准和放大器有更多的时间稳定下来、因此它可能会改善外部组件导致的总体噪声、但不会改善 ADC 的噪声。

2. 是的、ADS127L01的最低噪声是使用最高 OSR 设置时的噪声。  例如、使用宽带滤波器2和64ksps 的输出数据速率、您可以在 OSR=256且 Fclk=16.384MHz (SNR =113.9dB)的 HR 模式下运行、也可以在 OSR=64且 Fclk=4.096MHz (SNR =108.3dB)的 VLP 模式下运行。

此致、
Keith

您好！

最好不要在 ADS127L01的指定条件之外运行、包括偏置电阻器值和最大 CLK 频率。  

ADS127L01的额定 CLK 频率高达17.54MHz。  虽然您可以增加此值、并且在随机 数量的器件上的实验中可能获得良好的性能、但由于工艺变化、在大型器件样片的生产运行中可能会遇到问题。

此致、
Keith Nicholas
精密 ADC 应用

您好！

明白。 在额定条件之外运行时、请记住、可能无法满足数据表中的许多最小/最大规格。  

此致、
Keith