[参考译文] ADS5402：ADS5402

您好、Kerry、

请查看我的以下评论、了解您的问题：

此致、

Rob

1. 通道内的每个数据差分对相对于通道内的其他对必须匹配多大的容差？ RR：匹配两个输出至关重要、对内(P n N)但5-10mil 很好(在任何 PnN 对之间)。 在一个通道内、LVDS 对的容差为100mil 左右(在一个通道内的最长和最短对之间)。 当您从通道到通道时、增量可能会更大一点、200-300mil (在两个通道之间的最长和最短对之间)。 因此、无需对迹线进行大量的"块传输"即可使所有物体保持相等的距离。

它涉及到设置和保持时间的时序要求、以便在接收器侧的数据采集期间有效。 如果 ADC 以800MSPS 采样、则占空比为1.25nSec。 为了快速参考这在时序方面的含义、可以合理地假设布线在标准 FR4上具有2nSec/英尺传播延迟。 互联网上有许多 PCB 计算器、您可以根据您计划用于设计的 PCB 层叠详细信息"拨打"此号码。

2. 一个通道内的数据差分对需要与时钟的容差是多少？ 100密耳？ RR：是的、如果足够、则为100mil。

3. 通道 A 数据输出信号需要与通道2数据输出相匹配的功能。 RR：是的、请参阅上述说明。

只需澄清一下、两个差分对之间的间距是5-10mil？  P 和 N 对之间的长度差为5-10mil  

您好、Kerry、

我将使用 PCB 计算器来确定您要设计的电路板层叠使用的线宽和差分间距。

以下是一项建议： www.everythingrf.com/.../differential-microstrip-impedance-calculator

P 和 N 对之间的长度差应该很小、但如果它们最终的长度差为5-10mil、则应该很好。

此致、

Rob