[参考译文] ADS1259：退出断电的时序(tRHSC)

您好、Albert、

欢迎来到 E2E 论坛！ 我首先建议复位/PDWN 引脚连接一个上拉电阻、这样它不会在初始上电时浮动。  我并不完全清楚你在做什么。  ADS1259的正常运行状态是将 RESET/PDWN 引脚设置为高电平。  如果您从高电平-低电平-高电平脉冲复位/PDWN、器件将复位。  如果您保持该引脚为低电平、ADS1259将进入断电模式。  这样我就清楚了、RESET/PDWN 引脚是否为高电平、然后您是否要将其设置为低电平2^16个时钟周期？

在 RESET/PDWN 的2^16时钟周期为低电平后、您将 RESET/PDWN 引脚恢复为高电平、在尝试使用 SPI 与 ADS1259进行通信之前、您需要等待另外2^16个时钟周期。  您是否已使用示波器或逻辑分析仪验证了所有时序？  您是否有任何照片可以提供？

此致、

Bob B

尊敬的 Bob：

感谢您回复。

-重置/PDWN 引脚上没有上拉电阻。

-是的、我知道如果您将此引脚从高电平脉冲至低电平、ADC 芯片将复位、如果您将其保持低电平的时间超过2^16个周期、ADC 芯片将进入断电模式。  如果它确实进入断电模式、您将需要另外2^16个周期的 RESET/PDWN 引脚保持高电平、以便退出断电模式。

-是的、我已经使用逻辑分析仪检查了所有时序、它们都符合规格。

-下面是上电后初始化事件的图像。

  A.通电、所有电源都正常。

  B. FPGA 已完成编程、并且可以控制输出。

  c. FPGA 将复位/PWDN 信号保持高电平9.18ms (长于所需的8.88ms)、以使 ADC 芯片脱离断电模式。

  d. FPGA 将复位/PWDN 信号保持在低电平0.752us (长于所需的0.543us)、以允许 ADC 芯片复位。

  e. FPGA 开始通过公共 SPI 总线初始化可编程增益放大器(PGA)芯片。

  f. FPGA 开始通过通用 SPI 总线初始化 ADC 芯片。 (比所需的时间长)。

您好、Albert、

我想我现在理解你在程序上做的事情。  您是否正在使用 PGA280？  您能给我发送 Saleae 数据文件来查看时间吗？  我想通过 SCLK 到 ADS1259验证 CS 时序。

此致、

Bob B

您好、Albert、

我查看了这些数据、我同意这些数据并不是很累加。  根据配置、您使用的是外部时钟源。  您是否验证了频率？  此外、我还会看到一些附加的启动延迟。  我建议查看 ADS1259数据表第24页的转换设置时间部分。  请注意、转换时间是表8和表9中数据的组合。

我建议您在没有实际配置更改的情况下运行器件、以在默认设置模式下验证器件时序。  换言之、只需复位器件、然后将 START 引脚设置为高电平即可确定默认设置下的实际转换时间。  这将为我们提供一些要查看的比较数据。

在您正在配置的模式下、我预计转换时间大约为540us (SINc2滤波器和启动延迟)、但如果外部时钟频率低于7.3728MHz 标称速率、转换时间将延长。

此致、

Bob B  

尊敬的 Bob：

否、根据配置、我们使用内部时钟(7.3728MHz)作为基准。  我将0x56写入寄存器地址0x1。

是的、我知道总转换时间(从开始到 DRDY)是开始延迟加上稳定时间、我们已将其配置并计算为大约0.8毫秒。  (默认值总计约为100毫秒。)

是的、我之前运行了一些测试、只是切换复位信号、而没有配置 ADC、并且 ADC 确实使用其默认值。 (通过验证总转换时间大约为100毫秒来检查。)

否、我们尝试配置的模式为：

  初始启动延迟：2048 => 278 μ s

  稳定时间：SINC 2滤波器和14、400 SPS => 563 μ s

因此、从开始到 DRDY 的总转换时间应约为841 μ s。

我已将退出断电模式的时间(tRHSC)从原来的9毫秒延长到20毫秒、现在所有 ADC 芯片都可以可靠地初始化。

当配置为9、10、11、12甚至15毫秒时、 在某些情况下、ADC 芯片仍无法正确初始化。  延长的时间越长、ADC 芯片越能被正确初始化。

根据数据表、所需的最短时间约为8.88ms (2^16 * 1/7.3728)、但9ms 应已满足此要求。

请告知您的想法或建议。

谢谢、
艾伯特

您好、Albert、

我错误地读取了将延迟设置为2048 tclk 的寄存器1设置。  但是、寄存器2设置为0x57。  位7和位6是只读的、但我假设根据这些信息、您使用的是外部时钟。  显然，这是一个不好的假设。  如果您确实连接了外部时钟、ADS1259将自动切换到外部时钟源。

因此、我想我们可以同意、对于给定的配置和发送的图、时序是正确的、但有关双功能复位/PWDN 引脚时序的问题仍然存在。   

我认为、虽然目前我无法验证、但所发生的情况是、由于器件保持断电状态、初始上电 POR 永远不会完成。  在电源达到标称工作电压后、初始 POR 还需要2^16个时钟周期才能完成。  该内部计时器允许 ADS1259有时间稳定电源、启动内部振荡器并读取器件的配置信息。  由于器件被保持在断电状态、此操作并不完全完成。  该器件具有许多内部复位信号、从器件设计文档中可以看出、是否需要在允许下一个序列开始之前完成初始上电复位并不清楚。  因此、从复位/PDWN 变为高电平开始、很可能需要18ms 才能实现可靠通信。

通常情况下、需要在 RESET/PDWN 引脚上放置一个弱上拉电阻器、以便在电源之后启动。  在 AVDD 和 DVDD 均达到图49所示的电压电平后 、2^16 tclk 周期之后、POR 将释放。  此时、您应该能够与 ADS1259通信。  在启动时、实际上不需要将器件保持在断电状态、因为要进入 PDWN、需要从 POR 中释放器件并使其运行、以便能够在内部计数2^16个时钟周期来识别断电情况。

因此、由于初始 POR 和复位/PDWN 引脚的状态、实际运行状态并不完全清楚、因此很难完全预测时序操作。  如果 RESET/PDWN 引脚跟踪 DVDD (并且 AVDD 也存在)、则器件应能够从该点发出2^16个时钟周期的通信。  我不会添加任何额外的复位、因为这将在初始 POR 之后是冗余的、并且只会增加内部复位不确定性。

此致、

Bob B

尊敬的 Bob：

正确、我发送给您的图正确初始化了 ADC、总转换时间为0.8毫秒。

但使用相同的序列、电路板和设置、有时 ADC 在启动时不会初始化。

(当我有机会时，我可以向您发送一些进一步的数据。)

好的、我想我理解您的说法。

根据上电序列、ADC 芯片具有一个"内部复位"、此复位需要2^16个周期、大约为8.88ms。  如果 ADC 芯片保持断电模式(复位/PWDN 引脚保持低电平的时间超过2^16个周期、大约8.88ms)、则此"内部复位"逻辑无法启动。   我在数据表中找不到任何支持这一点的陈述、请告知。

因此、如果发生这种情况(如果 ADC 芯片在启动时保持断电模式)、 我需要将 RESET/PWDN 信号设置为高电平8.88ms、以等待 ADC 退出"内部复位"模式、并等待另一个8.88ms、以允许 ADC 退出"断电"模式。 对吗？

是的、我在 RESET/PWDN 引脚上没有上拉电阻器、在施加电路板电源后对 FPGA 进行重新编程时、它是浮动的。  这可能会导致 ADC 进入"断电"模式。

TI 是否可以通过任何方式确认情况如此？ 是否正在进行实验？ 如果正确、我认为需要更新数据表以阐明这一点。  请提供建议。

谢谢、
艾伯特

您好、Albert、

我需要让数字设计人员了解他是否可以进一步了解您使用的序列可能发生的情况。  考虑到器件的原始设计基于我们部分的某些假设。  其中一个假设是、在为 ADS1259上电时、它的工作条件与断电条件相反、否则、首先应将其加电。  尽管如此、我同意数据表不清楚。  它所做的是、在复位/PDWN 被保持在低电平后2^16个时钟周期、器件断电。  这意味着内部器件也会断电、包括内部振荡器、从而防止内部人员在从 POR 状态释放之前对周期进行计数。

我需要告诉设计人员的另一点信息是您如何确定相对于操作的这个时序。  您是从冷启动状态(电源已关闭一段时间、并且任何可用电量已从电容器中耗尽)为系统通电、还是正在进行开机-关机-开机类型的循环测试？  如果是后者、关断时间是多少？

此致、

Bob B

尊敬的 Bob：

感谢您为我深入了解这一点、非常感谢您的参与。

我正在执行关闭和打开之间持续时间约为1秒的电源循环。

是的、请帮助询问设计人员、当复位/PWDN 信号在上电期间被置为低电平时、是否确实会发生这种情况。

ADC 芯片将首先从"内部复位"中退出大约9ms、然后再退出9ms 以退出断电模式、从而开始通过 SPI 总线与 ADC 芯片通信。

谢谢、

艾伯特

您好、Albert、

我要求设计人员提供更多信息、并将在收到回复后立即更新。

此致、

Bob B

谢谢 Bob！！

您能问设计人员以下序列是否足以使 ADC 可靠地针对我们的情况加电。

我已使用以下序列对其进行了测试、但尚未发现任何问题。

1、ADC 电源全部打开、复位/PWDN 引脚悬空(很可能检测到低电平)。

2、等待400毫秒、直到 FPGA 完成编程。

 3. FPGA 开始控制 复位/PWDN 信号并将高电平置为高电平20毫秒。

  (请注意、在我们看到 ADC 问题未正确接受配置时、该时间仅保持9毫秒、而不是新的20毫秒。)

然后、FPGA 将复位/PWDN 保持在低电平750 nsec、然后将其设置回高电平。

然后、FPGA 等待63微秒、直到它开始通过 SPI 总线初始化 ADC。

谢谢、
艾伯特