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[参考译文] ADC12DJ3200EVM：JMODE0、数据格式

admin
Guru**** 2812105 points

Other Parts Discussed in Thread: ADC12DJ3200

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1137936/adc12dj3200evm-jmode0-data-format

器件型号：ADC12DJ3200EVM
主题中讨论的其他器件：ADC12DJ3200

我使用的是连接到 KCU105板的 ADC12DJ3200 JMODE0的示例设计。 一旦将数据转换为数据流，我就会遇到问题。 我以1500MSPS 板载时钟运行该设计、如随附的教程所示。

Xilinx KCU105 + ADC12DJ3200 JMODE0/JMODE2设计固件： www.ti.com/.../slvc698

我能否获得一些帮助、了解如何将导出的 CSV 文件转换为样本流？

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    TI__Guru**** 2812105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Jeremy、

    我会有人为您研究这个问题、并在几天内回复您。

    此致、

    Rob

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    TI__Guru**** 2812105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    我能否让应用工程师在 Xilinx KCU105 + ADC12DJ3200示例项目的端接连接上执行数据采集、并帮助我了解从通道到样本的转换是如何工作的？

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    TI__Guru**** 2812105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jeremy、

    此设计由 TI 的第三方供应商完成、该供应商已不再提供。 我强烈建议您考虑向 TI 申请可与这两个平台配合使用的免费 JESD204B IP。  您可以通过访问以下链接申请此 IP JESD204快速设计 IP：  https://www.ti.com/tool/TI-JESD204-IP。

    目前、JESD204快速设计 IP 支持以下 FPGA 系列：

    • XilinxRegisteredVirtex UltraScale 和 UltraScale+
    • Xilinx Kintex UltraScale 和 UltraScale+
    • Xilinx Zynq UltraScale+和 Zynq UltraScale+(Auto)
    • Xilinx Artix 7和 Artix 7 (Auto)
    • Xilinx Virtex 7.
    • Xilinx Kintex 7和 Kintex 7 (Auto)
    • Xilinx Zynq7000和 Zynq7000 (Auto)

    该 IP 附带了文档和示例参考设计、使用户能够快速上手。

    此致、

    Jim