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[参考译文] DAC38J84EVM:如何以固定延迟启用 DAC 输出

Guru**** 1812430 points
Other Parts Discussed in Thread: LMK04828, DAC38J84
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1037822/dac38j84evm-how-to-enable-dac-output-with-fixed-delay

器件型号:DAC38J84EVM
主题中讨论的其他器件:LMK04828DAC38J84

您好!

我使用 SYS_SYNC 信号来启用 DAC 输出。 在 SYS_SYNC 信号的上升沿到达 LMK04828的 SYNC 之后, SDCLKout*上有输出。

我可以捕获  SDCLKout*,但 SYS_SYNC 和 SDCLKout*之间的延迟。  

我的系统设置详细信息如下所示:

输入1上有100MHz 输入。

2、DAC 数据速率为400MSPS、我使用2作为内插。

您能给我一些关于如何配置 LMK04828和 DAC38j84的建议吗? 谢谢!

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    您好!

    您可以使用 DAC38J84 GUI 来生成 LMK04828和 DAC38j84的配置

    https://www.ti.com/lit/zip/slac644

    您还需要输入系统参数、如设置中的 JESD204B 通道数。

    -Kang

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    你好,Kang,

    感谢您的回复!

    是的、我使用 GUI 生成配置。 但评估板使用 SPI 来触发同步。

    我正在尝试使用 SYNC 引脚来触发 sysref。 结果表明、SYNC 和 sysref 之间的延迟不是恒定的。 您对此问题有什么看法吗? 谢谢!

    陈斯宾塞

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    您好、Spencer、

    我认为 LMK04828无法通过使用外部 SYNC 引脚来支持一致的延迟。 不确定因素来自同步锁存的时钟以及时钟的设置/保持时间的一致性。 一旦用于锁存同步的时钟、PLL 环路可能会在同步后改变行为、并再次改变延迟的角度。 以上内容基于我的用户体验以及之前与时钟团队的对话。

    请务必将您的问题发布在时钟论坛上、以便时钟专家可以更好地评论您的问题。 谢谢。