Other Parts Discussed in Thread: DAC3482
我正在尝试让 DAC3482在定制板上运行。 似乎大多数事情都是“正常工作”的，但生成的输出被打乱。 为了确保寄存器设置正常、我能够在 DAC3482评估板上测试它们。 使用此 reg 配置、评估板上的所有操作都正常、并且生成了预期的输出。 评估板和我的定制板之间的差异很小、例如定制板没有 OSTR 或同步时钟。 但我禁用这些信号、因此它们无关紧要。
首先介绍一些背景信息：
- 内插模式= 8x
- 同步模式=单同步源(使用帧)
信号
- 数据时钟= 150MHz
- DAC 时钟= 150MHz
- 帧时钟= 150/16。 脉冲高电平= 13.3ns、脉冲周期= 106ns。
数据和 DAC 时钟具有相同的频率并被锁定。 它们之间存在~2ns 的相位延迟。
PLL 被启用并被用于将150MHz 数据时钟(8x)的倍数增加到 FDAC = 1.2GHz。
PLL 设置：
- M = 8
- 预分频= 3
- N = 1
- 频率 PFD = 150MHz
- DAC 时钟=(150*8)= 1.2GHz
- Fvco = 3600 MHz
- vcoitune = 1.
- PLL_VCO = 32
- 电荷泵=单个
PLL 警报位被清零。
正在使用细混频器并将输入流混合200MHz。 对于该测试、数据是频率为1MHz 的简单 IQ 正弦波。
遗憾的是、我的定制板上的输出会有点混乱。
更多信息：
数据采集
我有示波器捕获、它显示了良好的时钟、具有稳定的数据设置和保持时间。 在150 MHz 下，这并不是太困难。 但我不认为数据采集是一个问题、因为我们已经能够在驱动 DAC 的 FPGA 中实现 IOTest 信号发生器。 我们没有得到 IOTest 或奇偶校验错误(在调整延迟后)。 此外、 完整性检查也会通过(即关闭图形发生器、错误再次出现)。 这表明我们拥有良好的数据采集能力。
FIFO 错误
如上所述、我们没有 FIFO 错误/警报。 因此我不认为从数据到 DAC 域的移交是一个问题。
输出驱动
可以使用直接 DAC 生成功能、它按预期工作。 如果我们直接驱动 DAC、则输出会按预期变化。
请提供建议…。
