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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/968682/ads62p49-questions-about-ads62p49evm
我们将回顾"ADS62P49EVM"。 我之所以提出这一问题、是因为我认为电路原理图中存在错误。
ADC 的时钟输出引脚极性似乎错误。 请检查。
谢谢你。
锡原
正确、它们已交换。 这可能是 为了优化 RN10_0和连接器之间的路由。 用于连接此 EVM 的捕获卡上使用的 FPGA 可选择使用上升沿或下降沿对数据进行采样、因此这不是问题。
此致、
Jim
