[参考译文] ADS5474：由于每次上电时的时钟边沿不确定性、因此没有确定性采样。 是否有权变措施？

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/989877/ads5474-does-not-have-have-deterministic-sample-capture-due-to-clock-edge-uncertainty-with-each-power-up-any-workaround

 以下是我的问题的前提：

概述：我希望在每次上电后进行确定性样本采集。 下面是一个示例场景：假设我为器件加电、它会初始化并开始驱动数字数据。 根据数据表、从上电到上电、我的 FPGA 用作时钟(DRY)的信号边沿无法确定。 我担心这种不确定的信号边缘会使我收集的第一个样本因样本而异。 我的目标是不存在任何样本变化。

我的问题是：使用此器件时、我相信至少会有一个样本差异； 是否有权变措施使其具有确定性？

 以下是有助于理解这种情况的更多信息：假设在为 ADC 加电时有两个相同的时间线。

1. 问题：由于 ADC 输出时钟的边沿不确定、当我决定开始收集时、如何知道从上电到上电首先要接收什么样本？
   1. 假设数据输入 A、B、C、D、E 在每个边沿上出现；假设 DRY 在 B 和 D 上有上升边沿
   2. 我有一个 DDR 接收器、在上升沿和下降沿计时数据、以便在每个时钟周期捕获两个样本。 ‘捕获的信号会进入上升沿“捕捉”翻转器。
   3. 如果在时钟的上升沿开始采集样本，并且在上电后出现上升沿，则我的第一次数据采集将是“B”，然后是下降沿的 C。 我的捕获触发器获得 BC
   4. 假设加电后的上升沿为 A、C、E
   5. 我在时钟的上升沿开始采样、我的第一个采样将是 A、C、而不是 B。因此我被一个采样关闭。 我的捕获触发器会得到 AB 或 CD、但绝不会出现 BC、因为边沿与之前的上电不同。 这种理解是否正确？

 问题： 如果 每次边沿可能不同、是否有办法解决此问题以确保我在上电时获得相同的第一个采样？  即、是否有任何方法可以将 ADC 与时钟上已知的边沿同步、相对于传入的采样数据。  或者、 使用该器件是不可能的？  

 谢谢你。