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[参考译文] DAC71416:连接到 FPGA、我们使用50 MHz 作为 SCLK、但 DAC 未配置

Guru**** 2380860 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/989162/dac71416-is-connected-to-fpga-and-we-are-using-50-mhz-as-sclk-but-dac-is-not-configuring

器件型号:DAC71416

DAC 71416连接到 FPGA、使用50MHz 作为 SCLK、但 DAC 未配置、VIO 的电源电压为3.3V、

我们也正在匹配计时要求、但它没有配置。 但它配置了频率为25MHz 的 SCLK。

提前感谢。

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    您好 Kabilan、

    更确切地说、使用完全相同的寄存器命令、您可以在 SCLK=25MHz 时控制器件、但在50MHz 时、它不起作用?

    您能否读取要写入的寄存器? 如果您尝试更新单个通道、并读回结果-它是否起作用?

    您可以共享原理图吗? 您能否共享失败写入命令的示波器捕获?

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    https://drive.google.com/drive/folders/1U2JYyFgTkz79wPBD_rLyRY0790zYYjPm?usp=sharing

    我共享了 DAC 屏幕截图的读取和写入操作供您参考、 屏幕截图中的 DATA_MEM 是器件 ID、但我们需要将值右移两位。

    在 SPI 写入中,cs_n 设置时间应最小为15ns,但我们在屏幕截图中保留了30ns,但未配置 DAC。

    如果 DAC 应该在50MHz SCLK 下工作,那么应该 为 DAC 提供什么 VIO 电源电压和电流?

    提前感谢。

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    您好 Kabilan、

    我看不到您的时序存在明显的问题、您能否尝试在 CS 高电平时间上添加额外的延迟?  

    此外、如果发送间隔较长的奇异命令、它是否会有所改进? 例如、如果您仍然使用50MHz、但在命令之间添加300µs μ s 延迟、配置是否起作用? 我最担心的是违反了 TDACWAIT 命令。  时序图没有充分说明这些限制、但如果要发布顺序 DAC 寄存器更新、则需要将此延迟作为 tCSHIGH 延迟插入。

    谢谢、

    Paul

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    抱歉、我不是要将其标记为"TI 认为已解决"。