[参考译文] ADS1283：ADS1283收集数据问题

您好、Zhonghui、

关于您的问题...

1. 输入信号在调制器时钟频率上进行过采样、然后由数字(FIR)滤波器进行后处理。 所有数据速率的采样率都是固定的、但每个输出数据速率的抽取率将不同。 更改滤波 器数据速率将更改"平均"的采样数、并且从输入采样到您何时可以读取结果的延迟时间也会有所不同。 然而、信号相位不受输出数据速率的影响。
   
   根据您选择的是线性相位还是最小相位 FIR 滤波器、最小相位滤波器可能会对信号产生一些失真、因为对于最小相位滤波 器、群延迟在频率范围内不是恒定的(如线性相位滤波器所示)(请参阅表42)。
    
   
   
2. 您是否询问如何同步多个 ADC 以确保它们同步采样？ 为此、您需要确保为每个 ADC 提供相同的时钟信号(在 CLK 引脚上)、然后您需要同时同步所有器件(通过在 SYNC 引脚上同时向所有器件发出上升沿脉冲)。
   
   请注意： 同步脉冲有一个重要的时序限制。 SYNC 上升沿不应在 CLK 上升沿的30ns 内。 如果 使用 GPIO 信号控制 SYNC 引脚、我建议使用触发器重新为 SYNC 的上升沿计时、以便与 CLK 的下降沿对齐。
   
   此外、如果您有 GPS 时钟、则可以考虑使用它来驱动 SYNC 引脚并在连续同步模式下操作 ADS1283。 如果 CLK 信号相对于 GPS 时钟漂移、这将确保 ADC 重新同步。 但是、 如果您可以在系统中的所有 ADC 之间共享单个 CLK 源、则通常不需要此操作。 在需要多个 CLK 源的分布式系统中、连续同步模式更有利。

希望能回答您的问题。 如果没有、请告诉我、或者您有任何其他问题。

此致、
Chris

您好、Zhonghui、

当写入器件的配置寄存器(例如、更改器件数据速率)时、ADC 将在 WREG 操作后启动新的转换。 最初、由于 连续转换被中断 、并且新转换在一个不同的 CLK 边沿上开始、这个新转换将与之前的数据速率异相。

但是、如果您使用连续同步模式并更改了器件数据速率、则下一个 GPS 同步脉冲将强制 ADC 转换重新同步到 GPS 时钟。 是的、转换结果之间至少有63个转换周期延迟、但 ADC 最终将在与之前相同的 CLK 边沿上恢复转换。

• 至于公式、请查看  数据表中的表12。 同步时钟只需是数据速率的整数倍、但它确实需要在精确的 CLK 周期内发生、以避免不必要地重新同步 ADC。 Fdata 和 fCLK 之间的关系为：Fdata = 4 * N、其中 N 是 表8给出的抽取率。
  
  
• 此外、请注意 数据表第33页的最后一段、该段描述了在 WREG 操作后重新建立同步所需的命令序列。

此致、
Chris