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[参考译文] DAC43608：SDA 尖峰

admin
Guru**** 2382480 points
Other Parts Discussed in Thread: DAC43608
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/982844/dac43608-sda-spikes

器件型号：DAC43608

大家好、团队、

我有几个有关 DAC43608的应用问题。

请在 此处找到内部链接 、了解原理图和详细的问题说明。 (请连接至 VPN 进行下载)

问题1. SDA 有尖峰、如所示。 这是由从 SCL 下降沿到输出 ACK 的延迟引起的吗？

问题2. DAC43608在 FastPlusMode 下运行。 由于它在1MHz 频率下以50%的占空比运行、因此它相对于数据表要求位于边缘

fSCLK=1MHz (最大值) 而 Tlow =0.5us (最小值)。 您认为附加的波形可以吗？ 如果我需要降低数据速率、请告诉我。

此致、

Itoh

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    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Itoh-San、您好！

    您是否能够与器件通信？ 我确实认为 SDA 上的尖峰来自 FPGA、在 DAC 拉低 SDA 线之前释放 SDA 线、但这不应该成为问题。  

    如果无法调整占空比、则最安全的做法是将 SCL 降低几 ns。  

  • 0
    TI__Guru**** 2382480 points
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    Katlyne-San、您好！

    您能否回答您对所附波形的看法？

    当 SCL 来自 FPGA 时、我可以控制占空比。
    为了安全起见、您是否建议将高占空比设置为40%(TON=400ns)更好？

    如果您更具体地告诉我允许的 f_SCLK 和 t_low (我并不是说我需要 TI 可以保证的值)、我将不胜感激。 我只想确保我的系统正常工作)。

    此致、

    Itoh

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    TI__Guru**** 2382480 points
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    Itoh-San、您好！

    是的、将占空比设置为40%将保证 Toff 远高于500ns 最小限制。 确保设置/保持时间以及其他时序要求仍然得到满足。 F_SCLK 和 t_low 只需处于数据表中给出的最小/最大值范围内。 超过 t_low 的最小限制几 ns 就足够了。 除了 t_low 非常接近最小限值外、附加的波形看起来正常。 将占空比降低至40%将确保 t_low 安全地高于此限值。 SDA 上的尖峰不应对 与器件的通信产生任何影响。