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器件型号：ADS127L01 主题中讨论的其他器件： LMK1C1108
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周二、2月23日下午5：13 (13天前)
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你好
是否可以 在帧同步模式下级联6个 ADC (ADS127L01)？
在 帧同步从模式下、一个帧同步主模式 ADC 将 FSYNC (500kHz)和 SCLK (16MHz)信号输出到5个 ADC (和一个 FPGA)输入引脚。 所有 ADC 配置引脚都是相同的(OSR、滤波器)。 DVDD 为1.8V。所有6个 ADC 共享相同的启动信号。 共享 CLK 信号(16MHz)来自时钟缓冲器 LMK1C1108。 F_DATA 为500kHz (OSR 32)。 恐怕由于 SCLK 扇出限制、我可能会遇到问题。
有可能吗？
如果 是、 很棒！
如果否、可以通过这种方式连接多少个级联 ADC？
2.在 帧同步主模式下使用6个同步 ADC 是否有任何方法？
所有6个共用同一个 CLK、START、RESET、我预计所有 FSYNC 信号和 SCLK 信号将是相同的。 不过、就我所见 、FSYNC 信号的相位不同(SCLK 信号相同)。
如果需要、我可以从 FPGA 以非常高的分辨率(及时)控制复位和启动边沿。 是否可以 这样做？
在 ADS127L01的数据表中、8.4.3 START 引脚一章：
"在帧同步接口中、DOUT 在 START 变为低电平时立即变为低电平、如图86所示"。
我 认为这是不正确的。 从我看到的结果来看、当 START 变为低电平时、DOUT 不是恒定的零。 当 START 在几个周期内恢复为高电平时、它将变为低电平。
此致、
Shai Amrusi
