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[参考译文] ADS54J60EVM：同步 JESD204B 多板系统

admin
Guru**** 2387080 points
Other Parts Discussed in Thread: ADS54J60EVM, LMK04828
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/982646/ads54j60evm-synchronize-jesd204b-multi-board-system

器件型号：ADS54J60EVM
主题中讨论的其他器件： LMK04828

尊敬的 SRS。

我正在尝试为相控阵应用构建采集系统。 系统架构由2 个 ADS54J60EVM 板(双通道、16位、1.0GSPS)组成、每个板连接到不同的 FPGA 载板。

我已经了解到、使用馈送到 LMK04828器件的通用10MHz 基准输入信号(电缆长度匹配)可以实现两个子系统之间的同步、从而生成同步和相位匹配的采样时钟和 SYSREF。 是这样吗？

实施此方案后、如何合并从2个不同子系统获取的数据？ 如何同步来自不同 FPGA 板的 JESD204B 帧？

提前感谢您的参与  

最好的雷加尔

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    TI__Guru**** 2387080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Regars、

    对于您的第一个问题、答案是肯定的。  这也可以在具有更高基准频率的单 PLL 模式下使用 LMK 来实现。 请参见随附的。  

    对于第二个问题、应通过从两个 FPGA IP 创建和的 SYNCn 信号并将其连接到两个 ADC 来实现这一点。 这假定所有器件都使用 SYSREF 正确同步，并且有一个公共时钟被馈送至两个 EVM。

    此致、

    Jim

    e2e.ti.com/.../7080.Dual-LMK04828-CLOCKING-SETUP.pptx

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    TI__Guru**** 2387080 points
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    Jim、

    非常感谢您的回答。

    我在下面所附的图表中总结了这些连接。 想法是在两个 ADC 中强制进行同步、同时将输出同步信号强制发送到两个 JESD 发送器、对吧？

    或者，也可以通过专用内核输入同时向两个 FPGA JESD 内核发送请求。

    此致、

    Daniele

    e2e.ti.com/.../ADC_5F00_Synchronization.pptx

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    TI__Guru**** 2387080 points
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    Daniele、

    与门的输出为何会返回到 FPGA IP 内核？ 这似乎不正确。 与门输出应该是进入 ADC 的同步。 否则、您的工程图显示正确。

    此外、两个 ADC 应在相同的 LMFC 周期内对同步进行采样。 请参阅随附的 JESD204B 标准图。

    此致、

    Jim

    e2e.ti.com/.../Clocking-Scheme-_2D00_-Subclass-1.pptx

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    TI__Guru**** 2387080 points
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    Jim、

    您是对的、该图不清楚该信号的方向、我的目的是通过与门输出和 JESD 内核同步输出强制输出同步输出的输出信号。

    这样、同步过程可由外部源(TRIGGER_1/2)和 JESD 接收器内核本身触发。 下面附上了正确的图。

    这种方法是否正确？

    非常感谢您的回答以及您的可用性

    此致、

    Daniele

    e2e.ti.com/.../ADC_5F00_Synchronization_5F00_v2.pptx

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    TI__Guru**** 2387080 points
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    Daniele、

    如果您显示为多路复用器的符号实际上是与具有触发器输入的符号类似的与门、这看起来是正确的。 如果您希望两个 ADC 保持同步并具有确定性延迟、则连接到两个 ADC 的 SYSREF 和器件时钟的布线长度与时钟源的布线长度必须相同、这一点至关重要。 SYSREF 和器件时钟也是如此、连接到两个 FPGA。 此外、两个 ADC 必须在相同的 LMFC 周期内接收同步。

    此致、

    Jim