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器件型号：ADS1282-SP 数据表未指定 DRDY 相对于 SCLK 或 CLK 的时序参数。 DRDY 是否与任一时钟同步？ DRDY 相对于 (哪个)时钟的最小/最大传播延迟是多少？
我想知道如何在所有条件下将 DRDY 安全地捕获到我的 ADC 接口中。 我应该在 CLK 或 SCLK 上注册 DRDY 吗？ 还是应该将其视为异步和双寄存器？
数据表未指定 DRDY 相对于 SCLK 或 CLK 的时序参数。 DRDY 是否与任一时钟同步？ DRDY 相对于 (哪个)时钟的最小/最大传播延迟是多少？
我想知道如何在所有条件下将 DRDY 安全地捕获到我的 ADC 接口中。 我应该在 CLK 或 SCLK 上注册 DRDY 吗？ 还是应该将其视为异步和双寄存器？
尊敬的 Aviva：
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/DRDY 信号来自 CLK 信号；但是、遗憾 的是、我没有关于最小/最大传播延迟的任何信息。 假设该延迟 小于1个 CLK 周期、我预计/DRDY 下降沿将以以下速率出现：
您是否在对/DRDY 下降沿之间的时钟数进行计数、这是您尝试获得/DRDY 变为低电平时的准确计时的原因？
/DRDY 的主要用途是用作处理器的中断、以便其知道何时提取数据。 只要在下一个/DRDY 下降沿之前(即在下一个转换结果可用之前)读取数据、转换完成和读取数据的确切时间 通常不 是很严格。
此致、
Chris