• 状态 Resolved
  • 已锁定 已锁定
  • 回复 2 回复
  • 订户 1 订户
  • 视图 109 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADS1278-SP：低速模式下 CLKDIV 0和1之间的差异

admin
Guru**** 2392905 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/992456/ads1278-sp-differences-between-clkdiv-0-and-1-in-low-speed-mode

器件型号：ADS1278-SP

大家好、我正在与客户一起使用此器件。 它们以5MHz 的 FCLCK 运行(并且 CLKDIV=0)。 遗憾的是、它们必须降额至80%才能满足其规格、因此最大5.4Mhz x 0.8为4.3MHz。 它们可能必须更改为 CLKDIV=1、最大 FCLK 为27MHz。 当它们在 CLKDIV=1时仍以5MHz 运行时、会发生什么情况？ CLKDIV 0和1之间的内部时序等是否相同、因为工作频率保持在5MHz？

提前感谢。   

  • 0
    TI__Guru**** 2392905 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    问题：

    1. 无论 CLKDIV 引脚是1还是0、低速模式下是否可以使用27MHz 最大 fCLK (即 CLKDIV=0和=1的硅通路是否足够相似、ADC 的内部时序参数由 fCLK = 27MHz 控制)、 从而使5MHz 不违反频率降额。
  • 0
    TI__Guru**** 2392905 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 James、

    在低速模式下、ADC 调制器偏置电流被减少以优化更低的功耗。  这会对 CLK 频率设置上限、以保持数据表规格。  参考表4、CLKDIV=1将时钟除以40、这将上调制器频率设置为27MHz/40=675kHz。  如果使用 CLKDIV=0、那么最大 CLK 频率现在为5.4MHz、这将导致相同的最大调制器频率5.4MHz/8=675kHz。

    如果您在 CLK=5MHz 和 CLKDIV=1的低速模式下运行、输出数据速率将为20%(1/5th)而不是 CLKDIV=0。  表5显示了 CLK 和输出数据速率之间的关系。

    此致、
    Keith Nicholas
    精密 ADC 应用