[参考译文] ADS4222：如何设置 FPGA 的时钟输入

Jim、

那么、对于 ADS4222时钟输入、您建议采用哪种解决方案？ 是否有参考原理图或时钟组件？

是否推荐任何简单的解决方案？  

它是否适用于振荡器？

我的应用是50m 采样率

可接受的标准是什么？

有没有指导我检查或分析它的指南？

如果器件符合您的 SNR、ENOB 和 SFDR 规格、则可以使用。 我发送的文档将帮助您根据时钟源的噪声计算预期的 SNR 性能。

您好、Jim、

我的应用是设计一个 电路来捕获 电压脉冲(例如、100ns、1us)。  如示波器。

我只关心精度和采样率。  

我不知道 SNR = 70dBFS 对我的影响程度。 因此我无法定义它。

您是否有通用建议？ 我应该使用时钟发生器 IC 还是这样的 VCOX 或 FPGA PLL 输出？

使用时钟抖动清除器是一项巨大的工作、也是一项成本。 我希望简化它。

好主意、谢谢！ 只需回顾时钟抖动文档即可。 FPGA 抖动约为400ps、时钟发生器 IC 约为1ps。  

对于我的应用、我使用 ads4222每20ns 读取一次电压、以绘制一条线来跟踪电压变化。

1) 1)第一个采样从0ns 开始

2) 2)如果将 FPGA 用作时钟输入、则第二个采样应在20ns +/- 400PS 处进行。   

在大约400ps 的早期或之后读取 ADC 值时、绘制电压变化曲线是可以的。

因此、我认为 FPGA 输出是正常的。

您认为我的分析是对的吗？

还有一个想法、如果我使用时钟振荡器、我可以使用一个振荡器来驱动2xADS4222吗？  

是否存在任何潜在问题？

e2e.ti.com/.../clock_5F00_k_5F00_e_2D00_1388782.pdf

不确定。 这取决于脉冲的长度、采样次数以及采样时间。 由于时钟源和脉冲看起来未同步、因此最终结果可能会受到所有这些条件的影响。

您可能会在时钟线路上得到反射、具体取决于它们的布线方式。 我建议在安全侧使用1：2缓冲器。

如果使用时钟缓冲器、那么我不需要使用振荡器。 仅 FPGA 输出时钟->时钟缓冲器。 它将提供足够低的抖动、对吧？

不、您仍然需要振荡器。 该缓冲区仅复制单个输入。 有关适合您的缓冲器、请参阅随附的数据表。 它不会清除信号。 它会增加一些抖动、但非常小。

e2e.ti.com/.../Cdcv304.pdf

时钟缓冲器对整体抖动没有帮助。 使用它毫无意义。 时钟缓冲器价格远高于振荡器。 然后、我可以使用2个单独的振荡器来驱动2个 ADS4222。