[参考译文] 脉冲同步模式下的同步脉冲- RDATAC

Daniele、您好！

图46显示了同步变为高-低-高、主要包括有关最小同步脉冲宽度(tSPWH 和 tSPWL)的时序信息。 然而、在正常使用期间、SYNC 信号被拉为高电平来同步 ADC。 同步在稍后的某个时间(在执行同步之后或在下一次同步之前不久)返回低电平-同步的下降沿不执行任何操作、因此只要满足最小同步脉冲宽度时序规格、该沿的时序就不是关键)。

下面是一个示例波形(尽管此处的脉冲宽度比需要的宽得多)：

请注意、同步上升沿的时序很重要。 数据表建议同步上升沿和 CLK 上升沿之间至少有10ns 的建立时间。 如果不满足该设置时间、则器件可能会忽略同步脉冲并继续进行中的转换。

• 为了避免这个问题、最好将 SYNC 上升边沿与 CLK 下降边沿对齐。 这可以通过使用触发 器为同步信号重新计时来完成(分立式解决方案可以使用 SN74HCS72、D 型负边沿触发器等)。
   
• 或者、如果 SYNC 和 CLK 信号是异步的、那么我建议切换 SYNC 信号多次(类似于图46中所示)。 异步运行时、SYNC 和 CLK 信号对齐的概率通常较低、连续两次发生的可能性明显较低、因此两次切换 SYNC 引脚通常足以确保同步发生。

此致、
Chris