请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：ADS1672 大家好、
这是客户的询问。
- 他们希望在 DVDD 上使用3.3V 电压与 FPGA I/O 进行通信 如果 DVDD 略高于3.3V，是否存在任何问题？
- 如果 CLK 输入(主时钟)为20MHz 并且 SCLK_SEL=’0，即使/LVDS=0’和‘1’，SCLK 也与20MHz 时的 CLK 输入相同。
参考数据表、SCLK 应与 CLK 输入相同(主时钟)
(背景)
它们将使用625kSPS 采样率、并且希望知道接口应为 LVDS 或 CMOS。 (FPGA 和 ADS1672之间的长度为10mm) - 根据数据表、时钟振幅应等于 AVDD。 这意味着需要5V 振幅的时钟源来驱动 AVDD、电压为5V？
谢谢、此致、
米希亚基
