[参考译文] ADS1672：SCLK 和主时钟之间的关系

admin

Other Parts Discussed in Thread: ADS1672

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1006196/ads1672-relation-between-sclk-and-master-clock

器件型号：ADS1672

大家好、

这是客户的询问。

他们希望在 DVDD 上使用3.3V 电压与 FPGA I/O 进行通信如果 DVDD 略高于3.3V，是否存在任何问题？
如果 CLK 输入(主时钟)为20MHz 并且 SCLK_SEL=’0，即使/LVDS=0’和‘1’，SCLK 也与20MHz 时的 CLK 输入相同。
参考数据表、SCLK 应与 CLK 输入相同(主时钟)

(背景)
它们将使用625kSPS 采样率、并且希望知道接口应为 LVDS 或 CMOS。 (FPGA 和 ADS1672之间的长度为10mm)
根据数据表、时钟振幅应等于 AVDD。这意味着需要5V 振幅的时钟源来驱动 AVDD、电压为5V？

谢谢、此致、

米希亚基

4 年多前

0 admin 4 年多前

TI__Guru**** 2693225 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好 Michiaki、

1. 是的、ADS1672可以在 DVDD=3.3V 的条件下运行。在较高的 DVDD 电压下、耦合到输入端的数字噪声可能略有增加、但这也取决于数字输入端的边沿速率和数字输出端的容性负载。如果 DVDD 超过3.3V 且低于3.6V (绝对最大值)、则器件不会受到损坏、但我们没有任何数据来预测此范围内的性能。

2. 是、如果 SCLK_SEL=0、则 Fsclk=Fclk。如果输出为 CMOS 或 LVDS、则为真。凭借 SCLK = 20MHz 的较低时钟速度、它们可以使用 CMOS 或 LVDS 实现可靠通信。如果 ADC 和 FPGA 之间的距离小于10cm、我建议使用单个 CMOS 线路来减少 FPGA 上的引脚数。但是、如果 FPGA 支持 LVDS、则使用 LVDS 时可能会看到更低的噪声、因为它们的工作电压为 DVDD=3.3V。

3、是的、CLK 需要5V 的振幅。 CLK 电路和 DVDD 电源之间没有内部电压电平转换。使用5V 时钟振荡器或使用电压电平转换器。

此致、
Keith Nicholas
精密 ADC 应用

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

[参考译文] ADS1672：SCLK 和主时钟之间的关系