[参考译文] ADC12J1600：JESD204B 捕获的数据

迟浩田

此项目由 Xilinx 设计、旨在用作环回示例。 根据我所知、它从未设计成与 HSDC 专业版集成、也未与外部 ADC 板配合使用。  

可在 TSW14J10EVM 产品文件夹下找到的源代码 适用于 ADC12J1600和 HSDC Pro、这也不是您想知道的。

我们还提供了 Xilinx 示例源代码、您可以在基于 KCU105的 ADC12DJ3200EVM 产品文件夹下找到该示例源代码、该文件夹可能会有所帮助。 该代码使用 Chipscope 而不是 使用 HSDC Pro GUI 捕获数据、而 HSDC Pro GUI 通常是客户想要的。

我 认为您最好的选择是以某种方式将这三个项目组合在一起、以获得您所需的内容。 您 可能还想查看 Xilinx 网站以获得更多您可以使用的示例。

此致、

Jim  

您好、Jim、

非常感谢您的快速回答>

我想确保可以使用 TSW14J10的 JESD 参考设计在 TSW14J10和 KC705之间建立连接、不能吗？ 我尝试搜索另一个 JESD 示例的原因是、与 Microblaze 相比、ILA 更易于使用。

另一个简单的问题是、我已经知道我的 Ref_clk=200MHz、Core_clk=100Mhz、我是否应该在 XDC 文件中更改这两个时钟信号的值？

最棒的

迟浩田

迟浩田

我认为是这样。 自从我从事这项工作以来，已经有很长的时间了。

此致、

Jim

您好、Jim、

我正在尝试实现 JESD204_TI_reference 设计、但我不熟悉使用 SDK。 我已经按照步骤构建了参考设计、下面是我所做的：

1.生成位流并将项目导出到 SDK 中；

2.在 SDK 中构建一个新的应用项目并将其命名为"tsw"，将 SW_src 中的 TSW 文件复制到 proj_kc705/proj_kc705.sdk/TSW 中；

3.在 SDK 中对 FPGA 进行编程并按照屏幕截图所示配置应用：

然后我运行应用程序、但我遇到如下错误：

我想知道您以前是否遇到过此错误？ 请告诉我如何解决？ 我在 Xilinx 论坛上搜索过、有人说可能需要更改 BSP 文件中的设置、我不确定这是不是正确的方式。

谢谢、

迟浩田。

你好、Jim

一个简单的问题是、我正在编辑 FPGA 的 XDC 文件以接收采样数据。 我是否应遵循以下信息：

我之所以提出这个问题、是因为该表中列出的引脚位置不同于您发送给我的 JESD_TI_Reference_Design 中的 XDC 文件。 所以我有点困惑。

提前感谢。

迟浩田。

BTW、该表来自 TSW14J10的用户指南。

迟浩田

这是板上 FMC 连接器的引脚排列、而不是 FPGA。 XDC 文件使用 FPGA 引脚排列。 您可以将此表与 KC705原理图一起使用、以确定 FPGA 使用的引脚。

此致、

Jim

e2e.ti.com/.../kc705_5F00_Schematic_5F00_xtp132_5F00_rev1_5F00_1.pdf

您好、Jim、

我已经基于 Xilinx JESD204b_demo 项目构建了一个简化的 JESD 项目、该项目只有一个 JESD 接收器。 它似乎能够从外部信号捕获数据。 我将 ADC12J1600设置为测试图形模式、但结果看起来不正确。 我总结了我为 ADC12J1600和 KC705设置的所有配置。  我还附上了自己修改的 JESD 项目。 现在、我不确定是什么原因导致了错误。 如果您能帮我检查一下、我将不胜感激。

非常感谢您的持续帮助。

最棒的

迟浩田

这是我的项目：e2e.ti.com/.../5140.ADC12J1600_2B00_KC705.pptx 的链接

drive.google.com/.../view

您好、Jim、

感谢您的回复。

我刚才意识到了一件事。 当我使用 HSDC Pro 时、它会将 JESD204B_TI 参考设计的预生成位流文件直接下载到 kc705上、以便主机 PC 可以通过 SPI 读取采样数据。 我是对的吗？

在这种情况下、如果我们要在 FPGA 上应用算法、我们必须将自己的代码块与参考设计集成、生成新的位流文件、然后将 HSDC Pro 中包含的原始位流文件替换为新文件、我想吗？

如果我上面说的都是正确的、我想知道、如果我想通过仍然使用 TSW14J10将 ADC 发送器生成的串行数据直接发送到 KC705、这是可能的吗？

最棒的

迟浩田。

迟浩田

我刚才意识到了一件事。 当我使用 HSDC Pro 时、它会将 JESD204B_TI 参考设计的预生成位流文件直接下载到 kc705上、以便主机 PC 可以通过 SPI 读取采样数据。 我是对的吗？ 正确。

在这种情况下、如果我们要在 FPGA 上应用算法、我们必须将自己的代码块与参考设计集成、生成新的位流文件、然后将 HSDC Pro 中包含的原始位流文件替换为新文件、我想吗？ 正确、但不推荐。

如果我上面说的都是正确的、我想知道、如果我想通过仍然使用 TSW14J10将 ADC 发送器生成的串行数据直接发送到 KC705、这是可能的吗？ 请参阅下面 Xilinx 提供的有关此固件的注释。

"此参考设计不应用作如何将特定 ADC 或 DAC 连接到 Xilinx FPGA 的示例。 此参考设计能够连接所有基于 FMC 的 TI ADC 和 DAC EVM。 为此、设计的复杂性要远远超过仅连接到使用特定配置运行的 ADC 或 DAC 所需的复杂性、并且大部分设计都是抽象的并置于 HSDC Pro 软件控制之下。

以便快速开始您自己的设计并使其正常运行。 请参阅[1] Xilinx JESD204B LogiCORE IP 产品指南、并从生成定制 JESD204B 内核时提供的示例设计和演示测试台开始"。

此致、

Jim  

您好、Jim、

感谢您的回复、我按照幻灯片中的说明进行了斜坡测试。 但是、在 FPGA 上捕获的数据仍然不正确。 我已附上有关我的项目当前状态的报告、您能否检查此文件并提供一些反馈、以了解导致错误的原因是什么？

提前感谢、

Haotian.e2e.ti.com/.../jesd204_5F00_debugging_5F00_report.docx

我需要提到的一点是、我们需要在 FPGA 上开发自己的算法、因此我没有使用 HSDC Pro 来捕获数据、而是在 FPGA 上使用逻辑分析仪。

迟浩田

我们没有支持您的带宽。 请尝试联系 Xilinx 以获得有关此方面的更多帮助。

此致、

Jim