[参考译文] ADC3424：数据通道和帧时钟未对齐

您好、Jakub、

是的、DCLK 和 FCLK 按照您所述对齐。

从 FCLK 或 DCLK 触发 FPGA 数据采集应该是可靠的。

是否在启动过程中执行硬件复位？ 是否正在为预期的正常操作执行任何寄存器写入？

当您看到数据中的错误时、它是数据移动还是完全错误？ 您能否分享这些错误中的一个看起来是什么样的？

此致、

Dan

Dan、您好！

感谢您的快速回答。

我们对 ADC 执行硬件复位。 尽管当发生错误状态时、如果我们再次触发 ADC、它似乎不会影响 ADC 的行为。

触发软件复位也不起作用。

我们不会更改任何寄存器、因为 ADC 的默认配置对我们来说很好、我们只会启动调试测试模式。

当我们看到误差时、数据被移位。

我现在无法分享屏幕截图。 这很难重现、因为它在许多功率周期中发生一次。

但幸运的是、我的同事在最后一个错误状态下使用测试模式调试了电路板、这就是我们为渠道 DAX 获得的结果：

对于通道 dbx，我们遇到了以下错误：右边的 DB0 x 5位，右边的 DB1 x 4位。

他没有获得通道 DCX 和 DDx 的数据、但您应该能够获得总体想法。

困扰我的是、在两线制模式下、位移在一个数据通道内不一致。

谢谢你。

此致、

Jakub

您好、Jakub、

我不知道为什么会发生这种情况。 但它看起来可能是固件问题。 您是否可以在不使用 ADC 的情况下测试固件？

例如、当您进入此错误状态时、是否可以重置固件并查看是否可以解决问题？

您是否能够共享原理图？ 采样时钟源是什么？ 我们能否验证时钟源/电源轨在错误状态期间是否不会受到干扰？

此致、

Dan

Dan、您好！

我们认为这可能是 FPGA FW 问题。 尽管 ADC 接口逻辑仍然相同、但我们尝试了多次重置、重新启动、甚至使用稍微不同的固件版本进行闪存。 这些都没有改变任何东西。 一旦进入错误状态、只能对 ADC 板进行下电上电。

每次 FPGA 复位或重新启动后、数据移位的位数始终保持不变。

这种行为让我想到了 FCLK 和数据通道之间的一些偏差。

我们提供来自 SI5338B 的采样时钟(https://www.silabs.com/timing/clock-generators/general-purpose/device.si5338b)

我无法确认电源轨不会受到干扰。 由于该模块是较大的相当复杂的系统的一部分、因此正在对其进行进一步研究。

一旦电源轨稳定、复位不会将 ADC 从错误状态恢复？ 与 ADC 的通信正常。 我们能够设置寄存器、ADC 按预期进行响应、仅数据继续移位。 如果存在电源轨干扰、我认为它会随着时间的推移而稳定。

此致、

Jakub

您好、Jakub、

您碰巧可以使用示波器或逻辑分析仪吗？ 如果您能够探测来自 ADC 的一个通道的 FCLK 和数据线(请分享图像)、我们可以看到 ADC 实际输出的内容。 我认为这将有助于最好地指导我们目前的故障排除工作。

此外、如果您能够共享 ADC 原理图、这将很有帮助。

此致、

Dan