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[参考译文] ADS8319:有关 Tacq 的问题

Guru**** 664280 points
Other Parts Discussed in Thread: ADS8319
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/879300/ads8319-question-regarding-tacq

器件型号:ADS8319

大家好

我的客户正在使用 ADS8319、他有以下问题。

请作出评论并澄清。

谢谢、致以诚挚的问候

Ueli

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我在将数据表第7.6章中的表中的信息与图50 (图50描述了我们要使用的3线 CS 模式和无忙指示器工作模式)进行关联方面有一些困难。

 尤其是、我在了解 Tacq 最小600ns 值时遇到了困难。

 根据图50判断、我们需要提供16个时钟周期。 该表指示最小时钟周期(tCLK)为20ns、因此这意味着16个时钟需要320ns。 此外、我们需要考虑图中所述的十个和十个值、表中分别表示这些值为15ns12ns。 如果我将所有这些相加、那么我最终得到的总时间为347ns、我无法用 Tacq 来计算这一点

 计划将 CONVST 引脚保持在高电平1400ns、一旦我们将其降压、我们将立即启动 SPI 时钟(在等待十个之后)、因此整个周期将持续1400ns + 347ns = 1747ns。 我们是否需要延迟下一次转换的启动? 或者、我们是否需要相对于 CONVST 的下降边沿(或者 tcnv 的末尾、也许是…μ s)延迟 SPI 时钟?

 

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Ueli、

    CONVST 没有保持低电平的最长时间。  如果您以可能的最高速率运行 SCLK、如上例所示、您只需在第16个 SCLK 之后将 CONVST 保持为低电平、直到至少达到600nS。  SDO 在 SCLK 的第16个下降沿之后进入高阻态、并将保持该状态、直到 CONVST 的下一个下降沿。  由于您在1400 nS 的最长转换时间内保持 CONVST 为高电平、因此您将总共有600 nS 来为结果计时。  在这种情况下、如果允许10 tdis、 您可以运行低至(600-15-12)/16=36nS 或27.8MHz 的 SCLK、并且仍然保持500kSPS 的最大数据速率。

    或者、CONVST 没有保持高电平的最大时间。  由于转换时间由 ADC 的内部时钟控制、因此您可以在1400nS+253nS 时保持 CONVST 为高电平、然后在347nS 时保持低电平、从而将总最小周期时间保持在2000nS。  但是、此选项不可取、因为您必须以最大可能的速度运行 SCLK 才能以500kSPS 的速率对数据进行采样。

    此致、
    Keith Nicholas
    精密 ADC 应用

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    您好 Keith

    非常好,感谢您的快速回复!

    此致

    Ueli