请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：ADS54J60 主题中讨论的其他器件： LMK04821、 ADS54J66、 TSW14J10EVM、 ADS54J66EVM
尊敬的所有人：
在 ADS54J60转换器和 Xilinx VC707板之间建立链路时遇到问题。 我们已经检查了接收器侧的物理链路(SYNC、SYSREF)和眼图、没有发现任何问题。 达到 CGS、转换器在 SYNC 取消置位后开始发送 ILAS。
从 ILAS 的八位位组3开始、FPGA 会在每个其他八位位组上报告视差错误、并因此在不久后重新将 SYNC 置为有效、从而导致转换器再次发送/K/。 链路随后会卡在该状态。
当前测试程序为：启动器件时钟和连续 SYSREF (LMK04821)、将接收器置于复位状态、复位和配置转换器、将接收器从复位状态释放。 将两个器件置于连续/K/测试模式不会导致错误。
对于单通道接收器和脉冲 SYSREF 运行、在子类0模式下问题仍然存在。 扰码功能已禁用。 我们高度赞赏任何进一步的调试建议、尤其是关于以下两点的建议：
在 ILAS 期间、预期的八位位组是什么？ 有些转换器使用计数器值填充中间数据、但我们接收的数据似乎是随机的(除了第二个多帧中的控制字符和 JESD 配置数据)。
2.数据表中没有有关 K 支持值的信息。我们收到 ILAS、例如 K-1 = 15、但未收到31。
此致、
David
