[参考译文] ADS5463：我们是否可以跳过检查 DRY 引脚？

您好、Jim、  

这是客户反馈、您能检查并建议吗：

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Jim 说您对第一个问题是正确的、但我们问他一个问题："我们能否使用 CLK 调整此 ADC 的速度、我们将根据100 MHz 的处理速度应用于 ADC、以便我们不会错过数据"、但没有回答。 或者我们是否应该理解、如果他回答、我们可以在20 MSPS 和500 MSPS 之间调整 ADC 速度？？？？ 我无法理解该部分。

我宣读了你对第二个问题的评论。 他说，那里没有必要发出干信号。 它已经按照其文件中的建议进行了说明。 但是、无论您使用何种时钟源、都必须满足用于捕获与该时钟源相关的数据的器件的设置和保持时间要求。 这与以500MHz 运行的 ADC 很难实现。 在这里、我们将使用基于 FPGA 的 sbrio9629卡生成 CLK、并获取与同一卡的12个 DIO 引脚并行的数据、 也就是说、我们将进行同步、在本例中、我们将自动满足 NI sb rio9629卡的设置和保持时间请求以及我们所做的软件。 但是、在回答的最后一部分、Jim 说"如果可能、建议使用干态"。

我们没有避免检查干脉冲、实际上、我们的问题是、当我检查干信号时、 第4个或第5个 DRY 信号已生成或将生成速度为500MSPS 的 ADC、该时间将通过、直到我们以100MHz 的速度接收 CLK 数据。 在这种情况下、如果我在从 ADC 生成第4个或第5个干信号期间尝试使用 CLK 获取数据、它会给我半个与实际电压不对应的代码吗？ 我们想要了解这个问题吗？ 如果我们可以使用我们将产生的时钟脉冲在20MHz 和500MHz 之间调整 ADC 的工作速度、 我可以生成100MHz 的时钟脉冲、并且可以在10ns 检查我的干信号而不丢失代码、从而获得12位数据。 因为在数据表中、它讨论的是20MSPS 和500MSPS 之间的时钟、所以我将讨论这个主题。

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提前感谢

此致

Furkan Sefiloglu