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器件型号：ADC3660 我们在其中一个新设计中使用 ADC3660、并且很难计算/指定通过器件的延迟和传播延迟。
我们使用同步的40.96MHz 时钟信号来驱动 DCLKIN 和 CLKP。 我们将器件配置为16位数据输出、复杂的 x16抽取和 SDR 输出时钟。 如果我正确理解数据表、ADC3660应在16个连续时钟边沿对输入信号进行采样、以将其抽取为单个输出值；使用 SDR 输出时钟、单个16位输出值将需要16个 DCLK 周期(与 FCLK 对齐)。 因此、由于 DCLKIN 和 CLKP 是同步的、并且以相同的40.96MHz 频率运行、因此我们应该进行采样和 抽取2.56兆采样/秒、并以相同的速率输出完整的16位数据值。 示波器测量似乎确认了该吞吐量。
遗憾的是、我们无法准确确定从采样输入信号到相应抽取输出值从 ADC 计时的时间之间的延迟。 如果采样 N 到样本 N+15被捕获并抽取为输出值 DA[15：0]、我们如何确定捕获采样 N 的 CLKP 边沿与传播 DA[15]的 DCLK 边沿之间的一致延迟？
