This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/909684/ads807-ads807e-clk-interference-analog-input-pin24-25
您好：
我使用 ADS807E 模数转换器。 当 FPGA 向 ADS807E 输出时钟时、该时钟会叠加模拟输入信号、如下所示、谢谢
霍普沃
2020.5.29.
Shimei、
对于这个较旧的 ADC、FPGA 的时钟上升沿和下降沿可能会很快、并导致噪声进入模拟输入端。 时钟抖动也可能是问题所在。 进入 FPGA 的数据 可能是问题所在。 请参阅数据表第14页的"时钟输入要求"和数据输出"两个部分。 如果可能、您可以通过 FPGA 内部的设置来降低时钟边沿的速度、或在时钟迹线上添加一个串联阻尼电阻(约22欧姆)。 如果您可以添加电阻器、请将 器件放置 在尽可能靠近源极的位置。
如果两个器件之间有长迹线、可能还需要向输出数据添加串联阻尼电阻器或缓冲器。
此致、
Jim
