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[参考译文] ADS54J64EVM:CPLD SPI 规范

Guru**** 2384090 points
Other Parts Discussed in Thread: ADS54J64EVM, ADS54J64
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/918182/ads54j64evm-cpld-spi-spec

器件型号:ADS54J64EVM
主题中讨论的其他器件: ADS54J64

您好!

 

我的客户希望通过 FMC 连接器将其 FPGA 板连接到 ADS54J64EVM。

但是、ADS54J64和 FMC 连接器之间有一个 CPLD。

CPLD 和 FMC 连接器之间的 SPI 电气规范与 ADS54J64 SPI 规范相同?

如果不同、请告知我的客户。

 

此致、

 

希拉诺

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    您好!

     

    还有一个问题。

     

    FMC_DIR_CONTROL 的作用是什么?

    客户 FPGA 是否必须生成此信号?

     

    此致、

     

    希拉诺

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    Hirano、

    进入 FMC 连接器的信号的 SPI 电压规格为1.8V。 从 LMK 和 ADC 器件读取数据需要 FMC_DIR_CONTROL。 客户必须提供此信号。 随附了 CPLD 源代码以供参考。

    此致、

    Jim

    e2e.ti.com/.../3750.ADS54J64EVM-CPLD-Code.zip