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[参考译文] DAC088S085:TS/TSH 规格

Guru**** 2391415 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/922346/dac088s085-tss-tsh-specifications

器件型号:DAC088S085

您好专家、

我的客户对 TS/TSH 规格有疑问。

TSS 最大规格为1/fslk -3 (ns)

TSH 最大规格为1/fsclk -3 (ns)

即使不像下面那样连续运行 SCLK、它们是否也必须满足规格要求?

蓝色:同步,粉色:SCLK

TSS=310ns

SCLK 频率为5.1MHz。 因此、1/fsclk -3 (ns)= 193 (ns)

谢谢

穆克

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    您好!

    无论是否提供连续的 SlCK、都必须保持同步下降沿到 SCLK 下降沿(设置时间)。 同样、对于 SCLK 第16个下降边沿之后的同步保持时间。

    设置时间(TSS)应至少为10ns。 我提到过、在整个工作温度范围内、10ns 而非3ns。

    此致、

    AK

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    你好,AK-San

    感谢您的回答。


    这是否意味着 SCLK 下降沿需要从 SYNC 在10ns 到1/fslk-3 (ns)之间?

     为什么最大规格取决于 fssclk?

    谢谢

    穆克

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    您好、Muk、

    为了避免错误地将数据计时进入移位寄存器、在 SCLK 的下降沿不将 SYNC 置于低电平至关重要。 由此得出的要求是、最长设置时间是 SCLK 的函数。 类似地、在 SCLK 的第16个下降边沿上、最后一个数据位被计时到寄存器中。 通过将 SYNC 线路置于高电平来完成写入序列。

    此致、

    AK

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    你好,AK-San

    我想在下面确切地确认您的意见、

    >为避免错误地将数据输入移位寄存器,在 SCLK 的下降沿不将 SYNC 置于低电平至关重要

    如果 TSS>1/fssclk、SYNC 将在 SCLK 的下降沿由下面的前一个时钟拉低 、

    我的理解是否正确?

    我的问题是、如果 SCLK 不继续、

    如果 SCLK 不像客户波形那样继续、那么 SYNC 不会在 SCLK 的下降沿被拉低。

    它是正常还是 NG?

    蓝色:同步,粉色:SCLK

    从波形开始 TSS=310ns

    SCLK 频率为5.1MHz。 因此、1/fsclk -3 (ns)= 193 (ns)

    TSS > 1/fslk -3 (ns)

    客户波形是否有任何问题?

    谢谢

    穆克

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    您好、Muk、

    您的理解是正确的。  如果 SCLK 与您的客户一样不是连续的、则不会出现超出数据表中指定的最大限制的问题。

    只需确保 SYNC 在 SCLK 的下降边沿内不被拉低。

    此致、

    AK

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    您好、AK-San、

    感谢您的回答!!

    穆克