SBAS871C (2017年8月)数据表说明了图63中的读取时序、但未能通过 CS、SCLK 和读取位23的协调正确说明读取数据事务的开始。 在命令/数据事务对之间没有正确地说明 SCLK；我假设当 CS 在命令和数据事务中变为低电平时 SCLK 应该为高电平、但这并不清楚。 命令和数据之间没有说明 SDO 三态。 在 CS 高电平期间、SDO 是否会保持驱动？ 如果 FDSO=1、读取位23是否显示(还是保持？) 在对命令位23进行采样的第一个下降时钟之后、CS 变为低电平并更改为位22？
上一个论坛问题 DAC80504的图示：与 DAC80504连接时出现的问题 显示了更完整的时序图、但所示参数不属于 DAC80504寄存器映射。
以上两个图中的一个是否对应于 DAC80504的运行？ DAC80504上是否提供 CPOL 或 CPHA？
非常感谢您的任何见解。
JH
您好！
CPOL 和 CPHA 与通用 SPI 相关、与器件无关。
DAC80504支持 SPI 模式1和2、您提到的帖子中显示了相应的时序图。
当 CS 为高电平时、SDO 将处于高 Z 状态。 很抱歉、数据表中未显示清楚内容。 我将在下一次修订更新中记录并更新相同内容。
请更清楚地查看下面的阅读图。
SCLK 可以是高电平或低电平、具体取决于您所运行的 SPI 模式。
希望这澄清了您的疑问。 如果您需要更多帮助、请告诉我。
此致、
AK
您好！
您对此解释正确。 为了避免错误操作、CS 应在 CS 和 SCLK 之间切换特定的时序裕度、以便在帧中 CS 下降沿到第一个 SCLK 上升沿(产品数据表中的 TCSS)、最后一个 SCLK 下降沿到 CS 上升沿(产品数据表中的 tcsh)。
对于读取数据输出操作、32位输入移位寄存器在回读命令帧的 SYNCn 下降沿之后的第八个 SCLK 下降沿加载16个回读数据 LSB。 8个 MSB 是8个 MSB 的回波(副本)、之前从回读命令帧移入。 然后、在每个 SCLK 上升沿、SDO 被更新。 但是，如果配置寄存器的 FSDO (‘FAST’SDO)位置位，SDO 将在每个 SCLK 下降沿提前半个周期更新。 FSDO 的主要用途是相对于链中的下一个器件在设置时间与保持时间之间进行权衡。 FSDO 在减少保持时间的同时、提供了一个半周期的设置时间。 当 SDO 延迟对于所需的 SCLK 频率太大时、许多应用可以从该模式中受益。 请参见下图。
有关 FSDO 的详细信息、请参阅下图。
此致、
AK
