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[参考译文] ADS1278：ADS1278违反了 TDS 时间

admin
Guru**** 2756835 points

Other Parts Discussed in Thread: ADS1278

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/946527/ads1278-ads1278-violating-tds-time

器件型号：ADS1278

当前配置：

SPI 模式

-使用的 CLK 是27MHz 时钟

- SCLK 设置为8.25MHz

下面是预期计时的屏幕截图

TDS 的最短时间被称为1tCLK、对于27MHz 系统时钟、这将是37ns。

我使用了逻辑分析仪(100MHz 分辨率)和示波器(1GHz 分辨率)来测量 TDS、并且在更坏的情况下、我测量到 TDS 为~20ns。

到目前为止、我已经在两个单独的芯片上测试并发现了这个问题。 在讨论此计时问题的某个地方、是否缺少注释？ 它会影响我了解何时开始记录样本。

  • 0
    TI__Guru**** 2756835 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Dustin、您好！

    欢迎访问 TI E2E 社区！

    ADS1278由主机处理器控制。  SCLK 是主机提供的 ADS1278输入、因此主机处理器必须满足该时钟要求才能实现可靠通信。  /DRDY 由 ADS1278生成、通常主机将在下降沿轮询或中断、然后开始数据传输。  根据数据表、在/DRDY 的下降沿之后、SCLK 应在第一个上升沿之前至少保持低电平一个 CLK 周期。

    在室温下的工作台上、少量器件仍可在您的情况下工作、但如果不满足该时序规格、大量器件过热可能无法正常工作。  我建议您在代码中更正此错误、以实现长期可靠运行。

    此外、当 SCLK = 8.25MHz 时、该器件将正常工作、但为了实现最低噪声和最佳性能、建议运行等于 CLK 的 SCLK、或者运行在1/2、1/4、1/8 CLK 的一小部分。  如果 CLK=27MHz、SCLK 可以设置为27MHz、13.5MHz 或6.75MHz、以实现最佳性能。

    此致、
    Keith Nicholas
    精密 ADC 应用