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[参考译文] ADS1278:DRDY 在重复的时间段内保持无效

Guru**** 2392845 points
Other Parts Discussed in Thread: ADS1278

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/937836/ads1278-drdy-staying-de-asserted-for-repeated-periods-of-time

器件型号:ADS1278

我使用 ADS-1278转换 SPI 模式(固定)下的多个通道。

我使用 DRDY 引脚作为 MCU 的中断、当 DRDY 触发时、在 TDM 模式下通过 SPI 总线读取数据。

所使用的模式为高分辨率且时钟输入为~5.2MHz、因此我将按预期在~10kHz 处获得 DRDY 中断。

我的理解是、每次数据可用时、DRDY 中断都应持续触发。

但是、我注意到、在某些重复的情况下、在预期的数据速率频率下不会发生 DRDY。

这些延迟持续约500ms、然后 DRDY 开始再次生效。

看起来、我会不断得到一系列正确的 DRDY 断言、随后是 DRDY 保持高电平的时间段-然后它会在预期频率下再次开始触发。

查看下面的路径-有什么想法可以实现这一目标?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Joti1、

    加电后、您应该在输出数据速率下获得连续/DRDY。  这似乎是某种噪声问题、或悬空输入引脚。

    请 验证 CLK 是否为连续的(您声明为5.2MHz)。

    2. 您的 SCLK 频率是多少? 为了在固定 TDM 模式下支持8个通道、应将其设置为5.2MHz 或2.6MHz。

    3. 验证所有输入引脚是否根据需要被拉至高电平或低电平。  由于噪声耦合而导致这些逻辑电平中的任何一个变化都会导致内部复位、从而暂时停止/DRDY 线路。

    4. 您是否将 AGND 和 DGND 直接连接到 ADS1278旁边的同一接地层?

    如果您愿意分享、请发送 ADS1278周围电路板布局的屏幕截图、以及显示输入放大器、基准和电源连接的原理图。

    此致、
    Keith Nicholas
    精密 ADC 应用

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    您好、Keith、

    我使用的是通过 SPI 通道连接到微控制器板的 ADS-1278参考板。  

    SCK 时钟是连续的-为了避免在提供的时钟上产生任何噪声、我还尝试在参考板上将27MHz 晶体替换为4MHz 晶体。

    结果相同-我获得了大约10kHz 的所需 DRDY 数据速率、但 DRDY 引脚有时会保持高电平。

    看起来我会突发 DRDY 脉冲(大约150ms)、然后 DRDY 线在~580mS 内保持高电平-该模式会持续重复。

     我以比 SCK 更高的速度运行 SCLK、但我现在已将其恢复到相同的速度-然而、这对问题没有任何影响。

    哪些输入引脚应上拉为高电平/低电平? -我在 TDM、固定模式下使用全部8个通道、

    谢谢

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    您好、Joti1、

    是否在加电后对/SYNC 引脚进行脉冲处理?  我们建议这样做以确保正常运行、这可能是不稳定运行的原因。

    以下是高分辨率模式、SPI、固定 TDM、8通道所需的固定(高或低)引脚配置。

    1=IOVDD (高电平)
    0=GND (AGN=DGND=低电平)

     CLKDIV=1 (高分辨率)

    2. DIN=0 (无菊花链)

    3、 FORMAT0=1、Format1=0、Format2=0 (SPI、TDM、Fixed)

    MODE0=1 、MODE1=0 (高分辨率)

    5。/PWDNx=1 (x=1..8、所有通道被启用)

    6. TEST0=0、TEST1=0 (正常运行)

    除了上述信号外、还应向电路板提供以下电源电压:

    1. AVDD=5V

    2. DVDD=1.8V

    IOVdd=3.3V (板载振荡器只适用于3.3V)。

    SPI/MCU 接口

    CLK 连续主时钟。

    2、SCLK、SPI 串行时钟、被限制为 SCLK/CLK 1、1/2、1/4、1/8等的比率

    3.用于 SPI TDM 模式的 DOUT1、MISO 数据引脚。

    4./DRDY、数据就绪输出、以输出数据速率连续

    /SYNC、用于 ADS1278复位/同步的脉冲低电平、应在上电后发出脉冲、然后保持高电平(IOVDD)

    此致、
    Keith