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[参考译文] 多路复用器采样抗混叠滤波器

Guru**** 2398695 points
Other Parts Discussed in Thread: ADS131A04

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/930559/multiplexer-sampling-anti-aliasing-filter

主题中讨论的其他器件:ADS131A04

您好!

最近我正在做一个项目、我在一个通道 ADC 之前使用了一个多路复用器。抗混叠滤波器有一些问题。 例如、Σ-Δ ADC 调制频率 FD、数据速率频率 FDR、我的信号带宽为 FC。 根据奈奎斯特采样率、抗混叠的最大带宽为 FD/2、这是困扰我的问题。在多路复用器存在中、,我认为最大抗混叠带宽为 FD/2N、因为对于每个通道、它就像每 N 个样本进行下采样一样。 对于每个通道、采样率也是 FD/N、不同之处在于、采样率是1/N 周期采样周期内的 Fd、而另一个(N-1/) N 周期内的采样率为0。 我是对的吗?

此致!

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    大家好!

    欢迎来到我们的 e2e 论坛!  如果您有特定的器件型号、请告知我们。  同时 、本文 还为您提供了一些抗混叠基本提示。

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    您好、Hendrick!

    我使用的是 ADS131A04、但仅使用一个通道、我在 ADC 和多路复用器之间放置了一个抗混叠滤波器、以实现低成本、否则我将具有多信号条件链。 本文不涉及多路复用器的情况、我认为由于每个通道的采样不规则、它可能与传统的单通道采样计划不同。 我选择的调制器频率为4.096M Hz、因此最大抗混叠带宽为2.048M Hz。我的信号链中有9个通道、每个通道的吞吐量样本为2000、因此通道频率变化为2000*9=18kHz、 ADC 输出数据速率为128k,我们假设我们将始终在一个通道采样 perid 中获得最后数据的有效数据样本。 为了达到模拟信号中0.01%的误差、抗混叠时间应该为9.2RC。 总稳定时间应小于1/18K =55us。 抗混叠滤波器之前的稳定时间约为20us、因此抗混叠滤波器的稳定时间应低于35us。 因此 RC 时间为35US/9.2 = 3.8us、RC 抗混叠滤波器的带宽为41k。  此滤波器在2.048M Hz 时具有-34db 衰减。问题是、对于每个通道调制器频率、是低至4.096M/9 = 455K、还是仍为4.096M? 即使调制器频率等效于455K、它是否可以视为正常采样而不是不规则采样?

    此致!

     

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    您好!

    您是否考虑在每次 ADC 采样后更改多路复用器、或者是否从一个通道收集2000个采样、然后将多路复用器切换到另一个输入?

    如果您在开关前保持 MUX 常数2000个样本、我认为根据 ADC 的输出数据速率和调制器采样频率设计抗混叠滤波器是合理的、忽略 MUX。 您收集的2000个样本将以配置的数据速率(FDR)从 ADS131A04输出。 抗混叠滤波器的转角频率应设置为比 FDR/2高大约十倍频(数据速率奈奎斯特频率)。 这应在调制器采样频率(4.096MHz)下提供足够的衰减、以降低带外噪声。

    如果您计划在每次 ADC 采样后切换多路复用器、则必须记住、通过数字滤波器需要一段稳定时间。 这是由于滤波器对突发输入瞬变的固有响应、并且需要一定的确定性时间来将输出数据视为稳定。

    我们还在 以下网站提供了有关此主题的其他在线培训:https://training.ti.com/delta-sigma-adcs-aliasing

    此致、

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    您好!

     我将在每次 ADC 采样后更改多路复用器。数据表显示数字滤波器稳定时间是数据速率周期的3倍、即23us、这对于我的系统来说足够短了。 唯一的问题仍然是、我应该通过调制器采样频率(FD)还是通过 N (FD/N、N 是通道编号)来设计抗混叠滤波器。

    此致!

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    您好!

    抗混叠滤波器的设计应以调制器频率为基础。 ADC 以调制器频率对输入进行采样。 ADC 是独立的、N (通道编号)不会影响计算。  

    顺便提一下、我们基本上建议使用10倍数据速率的滤波器带宽。 这可提供足够宽的带宽、因此不会为器件的正常频率响应提供较大的压降。  


    吴约瑟