[参考译文] ADS54J64：TI204C-IP 的 RX_Ln_DATA_width

admin

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1159103/ads54j64-rx_ln_data_width-for-ti204c-ip

器件型号：ADS54J64

当我设置 RX_LN_DATA_width =64时、我可以成功接收 JESD204B IP 的64宽度用户流。

但是、当我设置 RX_LN_DATA_width =32时、我无法接收 JESD204B IP 的32宽度用户流。

我应该更改哪些参数？

<jesd_link_params.vh>
`undef RX_LANE_DATA_WIDTH
`define RX_LANE_DATA_WIDTH 32

<gth_8b10b_rxtx.sv>
if (TX_BYTES_PER_LANE == 4 && RX_BYTES_PER_LANE == 4)

1 年多前

0 admin 1 年多前

TI__Guru**** 657500 points

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Jae-Heung、

我们将对此进行研究。

此致、

Jim

0 admin 1 年多前

TI__Guru**** 657500 points

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你好 Jim

感谢您的关注。

如有必要、我可以提供更多信息和 FPGA IP。

此致

在乡莲

0 admin 1 年多前

TI__Guru**** 657500 points

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你好，在乡，

您所做的更改看起来很好。我假设您已将参考时钟更新为200MHz。您是否看到 SYNCn 信号从0转换为1？

我还建议在尝试在 FPGA 上构建之前运行仿真。如果您使用过 TI 参考设计固件、请进行 Tx-Rx 环回仿真。这将有助于确定是否存在任何问题。

此致、

阿迈德

0 admin 1 年多前

TI__Guru**** 657500 points

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您好、Ameet

对于 RX_LN_DATA_width =32、我使用200MHz 的参考时钟；对于 RX_LN_DATA_width =64、我使用100MHz 的参考时钟。

如下所示、不会发生 SYNCn 信号转换。

根据 TI 参考设计的仿真结果、我会提出问题。

此 TI 设计基于默认的'RX_LN_DATA_width =64'。

因此、我希望接收基于'RX_LN_DATA_width =32'的参考设计。

我使用了 ZCU102。

此致

在乡莲

0 admin 1 年多前

TI__Guru**** 657500 points

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您好、Ameet

我还会看到下面显示的警告。

这是否会影响 IP 操作？

[Designutils 20-2385]如果没有 Xilinx 密钥、该程序无法解密 IEEE-1735包络。 ["E：/5_FPGA_work / 7012/PL/Ground / PD_GND_20221006b/SRC/JESD204BTI/TI_204C_IP_questasim.SVP"：302]

此致

在乡

0 admin 1 年多前

TI__Guru**** 657500 points

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你好，在乡，

questasim 文件仅适用于 Mentor Modelsim 或 Questa 仿真器。 _Xilinx.SVP 文件是用于 Vivado 多路复用的 JESD IP 内核。

遗憾的是、TI 没有32位参考设计、因为客户通常通过修改 IP 参数来创建自己的设计。请确保 GT 向导的所有窗格与原始收发器的窗格相匹配(除了64位/32位变化和参考时钟从100MHz 更改为200MHz 之外)。如果 SYNCn 信号仍为"0"、则表示 Rx IP 无法在数据中找到控制字符。

如果您需要32位数据宽度来减少要处理的样本数、可以选择在64位模式下使用 IP 并添加2：1 FIFO 来减少每个周期的样本数。

此致、

阿迈德

0 admin 1 年多前

TI__Guru**** 657500 points

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您好、Ameet

我有另一个问题。

在 Vivado 实施时、我发现以下严重警告：

[Vivado 12-4739] Set_Clock_Groups：找不到'-group [get_clocks -for_objects [get_pins TI_IP_gt/minst_Rx_usrclk2]'的有效对象。 ["E：/5_FPGA_work / 7012/Module/204IP/TI204C-IP-Release-v1.10-later_20212/reference_designs/zcu102_8b10b/constraints _ori.XDC"：9]

[Vivado 12-4739] Set_Clock_Groups：找不到'-group '的有效对象。 ["E：/5_FPGA_work / 7012/Module/204IP/TI204C-IP-Release-v1.10-later_20212/reference_designs/zcu102_8b10b/constraints _ori.XDC"：9]

[Vivado 12-4739] Set_Clock_Groups：找不到'-group [get_clocks -for_objects [get_pins TI_IP_gt/minst_TX_usrclk2]'的有效对象。 ["E：/5_FPGA_work / 7012/Module/204IP/TI204C-IP-Release-v1.10-later_20212/reference_designs/zcu102_8b10b/constraints _ori.XDC"：10]

[Vivado 12-4739] SET_max_delay：未找到'-from [GET_Clocks -for_objects [GET_PINS TI_IP_gt/minst_Rx_usrclk2]'的有效对象。 ["E：/5_FPGA_work / 7012/Module/204IP/TI204C-IP-Release-v1.10-later_20212/reference_designs/zcu102_8b10b/constraints _ori.XDC"：13]

[Vivado 12-4739] SET_max_delay：找不到适用于'-to [get_clocks -for_objects [get_pins TI_IP_gt/minst_rx_usrclk2]'的有效对象。 ["E：/5_FPGA_work / 7012/Module/204IP/TI204C-IP-Release-v1.10-later_20212/reference_designs/zcu102_8b10b/constraints _ori.XDC"：14]

[Vivado 12-4739] SET_max_delay：未找到'-from [GET_Clocks -for_objects [GET_PINS TI_IP_gt/minst_TX_usrclk2]'的有效对象。 ["E：/5_FPGA_work / 7012/Module/204IP/TI204C-IP-Release-v1.10-later_20212/reference_designs/zcu102_8b10b/constraints _ori.XDC"：17]

[Vivado 12-4739] Set_max_delay：找不到适用于'-to [get_clocks -for_objects [get_pins TI_IP_gt/minst_TX_usrclk2]'的有效对象。 ["E：/5_FPGA_work / 7012/Module/204IP/TI204C-IP-Release-v1.10-later_20212/reference_designs/zcu102_8b10b/constraints _ori.XDC"：18]

[Vivado 12-4739] SET_false 路径：未找到用于'-through [get_nets master_reset_n]"的有效对象。 ["E：/5_FPGA_work / 7012/Module/204IP/TI204C-IP-Release-v1.10-later_20212/reference_designs/zcu102_8b10b/constraints _ori.XDC"：21]

[Vivado 12-5201] Set_Clock_Groups：仅保留一个非空组时、无法设置时钟组。 ["E：/5_FPGA_work / 7012/Module/204IP/TI204C-IP-Release-v1.10-later_20212/reference_designs/zcu102_8b10b/constraints _ori.XDC"：9]

我认为 TI_IP_INSTAS 已加密、因此 Vivado 工具无法找到分配的引脚。

这些严重警告是否会导致 JESD204B 接口发生故障？

要删除这些警告、我应该怎么做？

set_clock_groups -asynchronous -group [get_clocks -of_objects [get_pins TI_IP_inst/mgt_rx_usrclk2]] -group [get_clocks -of_objects [get_pins pll_inst/freerun_clk]]
set_clock_groups -asynchronous -group [get_clocks -of_objects [get_pins TI_IP_inst/mgt_tx_usrclk2]] -group [get_clocks -of_objects [get_pins pll_inst/freerun_clk]]

# Relaxed timing between rx_sys_clock and rx_usrclk2
set_max_delay -datapath_only -from [get_clocks -of_objects [get_pins TI_IP_inst/mgt_rx_usrclk2]] -to [get_clocks -of_objects [get_pins pll_inst/sys_clk]] 50.000
set_max_delay -datapath_only -from [get_clocks -of_objects [get_pins pll_inst/sys_clk]] -to [get_clocks -of_objects [get_pins TI_IP_inst/mgt_rx_usrclk2]] 50.000

# Relaxed timing between tx_sys_clock and tx_usrclk2
set_max_delay -datapath_only -from [get_clocks -of_objects [get_pins TI_IP_inst/mgt_tx_usrclk2]] -to [get_clocks -of_objects [get_pins pll_inst/sys_clk]] 50.000
set_max_delay -datapath_only -from [get_clocks -of_objects [get_pins pll_inst/sys_clk]] -to [get_clocks -of_objects [get_pins TI_IP_inst/mgt_tx_usrclk2]] 50.000

0 admin 1 年多前

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你好，在乡，

这似乎是工具在综合过程中删除/更改信号名称。请向网络 mgt_rx_usrclk2和 mgt_TX_usrclk2添加 dONT_touch 属性。

我还想知道您是否更改了 TI IP 的层次结构。它是否正在另一个模块中实例化？在这种情况下、需要更新信号路径名。

此致、

阿迈德

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

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