[参考译文] ADS131E04：CLK 到 DRDY 之间的传播延迟？

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/768058/ads131e04-propagation-delay-between-clk-to-drdy

器件型号：ADS131E04

尊敬的团队：

我们的客户希望使用 ADS131E04、并对 CLK 到 DRDY 之间的传播延迟有疑问。

您对此有什么价值吗？

谢谢、致以诚挚的问候
Martin

6 年多前

0 admin 6 年多前

TI__Guru**** 2524550 points

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Martin、

我不确定我是否理解这个问题。如果您询问从转换开始到稳定数据的延迟、该器件使用 sinc3滤波器、并需要3个转换周期来稳定数据。

稳定时间在数据表第28页的数据表中讨论。转换开始后、采集的样本数量为3个(作为 sinc3滤波器)的移动平均值、其中前两个样本被抑制、第三个样本表示数据就绪。在 ADC 计算平均值并提供输出数据时、还有一些额外的采集时间。后续数据在1/DR 期间输出。

如果您需要基本传播延迟、这可能是从表5的稳定时间中减去的3*(1/DR)的延迟。这对于每个数据速率都是不同的。

希望这能回答这个问题。如果我误解了问题或您想要澄清问题、请发帖、我们可以继续讨论该主题。

吴约瑟

0 admin 6 年多前

TI__Guru**** 2524550 points

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您好、Joseph、

非常感谢您的快速回复。

对误解表示歉意。我的问题与 CLK 和 DRDY 之间的传播延迟时间有关。与第12页表7.7中的规格相似。

由于 DRDY 直接连接到控制器(如方框图所示)、因此我们不确定是否可以将 CLK 应用于 DOUT 规格。 DOUT 是 SPI 接口的一部分、因此我们希望 CLK 到 DRDY 更短？

希望有道理。

谢谢、致以诚挚的问候
Martin

0 admin 6 年多前

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Martin、

我仍然不能完全确定你要什么。我假设您所指的是 SCLK (来自 SPI 通信)、而不是 CLK (主时钟通常以16.384MHz 运行)。在7.7中、传播延迟时间为 tp (SCDOD)。该时间表示从 SCLK 的上升沿到在 DOUT 上设置输出数据的时间。 SCLK 的变化直接改变 DOUT。

但是、SCLK 不直接驱动/DRDY。您可以通过命令设置转换、但完成转换所需的时间取决于数据速率。因此您不会有传播延迟规格。即使您是指主时钟、在转换开始后、DRDY 也会经过大量主时钟周期。通常、从任一时钟到/DRDY 指示都没有传播延迟规格。也许您可以要求客户阐明对规范的需求。

吴约瑟

0 admin 6 年多前

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您好 Joseph、感谢您的回答。我离线联系了您。此致、Martin

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