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器件型号：DAC37J82EVM 主题中讨论的其他器件： LMK04828
大家好、我遇到 了 DAC37J82EVM 的问题、其中 DAC 尝试在 SYSREF 的下降沿建立 JESD 链路。 我目前对 JESD 协议的理解是、转换器和处理器应响应 SYSREF 的上升沿、但这似乎不是我的设置的行为方式。
我的配置与本问题中的配置相同： e2e.ti.com/.../772847
重迭：
- DAC37J82EVM 电路板
- Xilinx VCU118演示板
- JESD204 v7.2.1 IP 被实例化
- JESD204B 子类1
- LMFKS = 4、2、1、30、1
- 1GSPS 采样率、250MHz 内核时钟、10Gbps 线路速率
配置 EVM 和 FPGA 后，我会触发 SYSREF，并在 FPGA 上观察到这一点：
[1]：代码组同步
[2]：SYSREF 上升沿
[3]：初始通道对齐序列
[4]：用户数据
由于 DAC 的 SYNCB 引脚已经为高电平、FPGA 会通过链路建立步骤并开始传输其数字波形。 但是、请注意、此时 DAC 不输出任何射频
当 SYSREF 返回到0时，我会观察到以下情况：
[1]：SYSREF 下降沿
[2]：来自 DAC 的 SYNCB 请求
[3]：代码组同步
[4]：ILA 序列
[5]：用户数据
在 SYSREF 的下降沿之后、DAC 通过 SYNCB 引脚请求建立链路、FPGA 再次执行建立链路的步骤。 此时、DAC 还输出 FPGA 的预期射频波形。 我们的系统要求所有 ADC、DAC 和处理器同时同步、即在相同的 SYSREF 边沿上同步。 我还尝试将 LMK04828配置为反转进入 DAC 的 SYSREF 信号、但在使用示波器进行探测时、我可以知道该功能实际上不会以任何方式更改 SYSREF 信号。
这是 DAC 的预期行为吗？ 是否有任何更改？
谢谢、
布兰登
