[参考译文] ADS8910B：使用 MSP432E401Y 将 ADS8910B 设置为四路 SSI 模式

您好、Michael、

SDI 和 SDO-0引脚需要使用单独的 MSP432引脚。 ADS8910B 在 SDO-x 引脚上输出转换数据或寄存器数据的同时捕获 SDI 引脚上的数据。

我不熟悉 MSP432和 QSSI、但您可能需要使用单独的 SSI 端口、一个用于处理标准 SPI、另一个用于处理四通道数据。 我需要咨询 MSP432支持团队、并在得到一些答案后回复。

此致、
Keith N.
精密 ADC 应用

您好、Michael、

下周晚些时候、我们将收到有关 MSP432和使用 QSSI 外设支持4个数据通道的具体反馈。 不过、我想指出、单通道标准三线制 SPI 接口可以使用20MHz SCLK 处理 ADS8910的最大1Msps 采样率、因此这也是一种替代方案。

此致、
Keith

您好、Keith、

感谢您的回答。 根据8910B 数据表、标准三线制 SPI 需要58MHz SCLK (300ns 采集窗口中为18位)、但使用器件的增强型 SPI 可将其降低至20MHz。 我认为实施增强型 SPI 需要 FPGA、因此我想使用 QSSI 接口将1Msps 时的 SCLK 要求降低到~15MHz。

请随时向我提供 MSP432团队反馈的最新信息、但如果我需要分离 ADS8910B 上的 SDI 和 SDO-0引脚、那么除了在 MSP432上使用单独的 SSI 端口之外、我没有其他选择。 在这种情况下、我相信我可以将两个独立 SSI 端口的 CLK 和 CS 连接在一起、并将一个端口的 SSI_Tx 连接到 ADC SDI、并将另一个 SSI 端口和 ADC 的四通道数据通道连接在一起。

您好、Michael、

我认为您是正确的；如果您想使用4个通道进行 SDO、您需要配置两个 SSI 端口。

ADS8910B 上的增强型 SPI 包含多个选项；增加输出数据总线(四路 SDO)的宽度只是三个选项之一。 数据表第一页上显示的20MHz SCLK 不依赖于使用4个数据通道、而是使用扩展数据传输窗口；数据表的第7.5.3节对此进行了讨论。 如数据表的图46所示、通过为区域2区域中的数据计时、可使用标准 SPI 接口实现此功能。

通过选择何时将/CS 置为低电平以将数据时钟输出到器件、您可以将可用时间延长至整个转换周期时间减去50ns。 因此、对于1Msps 采样率、您有950nS 时钟输出数据。 对于18b (您无需为附加位计时)、您需要大约1/(950ns/18)=19MHz 的最小 SCLK。 还有一些额外的设置时间、因此数据表建议将20MHz 作为一个不错的舍入数。 重点是、通过在区域2区域中对数据进行计时、您可以在20MHz SCLK 速率下使用具有单个 SDO 线路的标准 SPI 端口、并在1Msps 下支持18b 数据。

使用区域2时的唯一折衷是响应时间更长、如果在数字控制环路中使用器件、这可能是一个问题。

我希望这有助于清除一些问题。

此致、
Keith

8910B 数据表中的第7.5.3节建议使用几乎整个周期的数据传输窗口、但不包括对话开始之前的时间：TQT_ACQ + TD_cnvcap。 本 TI 白皮书： http://www.ti.com/lit/wp/sbay002/sbay002.pdf 的第2.1节 解释了转换结束附近有一个关键窗口、其中任何数字噪声都可能影响当时计算的 LSB。 白皮书中建议的权变措施是使用 ADC 的源同步模式来生成 STRB 信号、该信号在关键静默区域期间冻结、并且主机 SPI 控制器可用于为数据计时。  

仅使用 MSP432 MCU 实现此功能似乎需要2个 SPI 端口、一个用作提供 SCLK 和配置 ADC 的主器件、另一个用作从器件、以便使用 ADC 的选通脉冲为输出数据计时。 MSP432数据表规定、从机模式下的 SSI CLK 必须比系统时钟慢12倍、将最大时钟速率限制为10MHz (主机模式下的最大时钟速率为60MHz)。 由于这种限制、似乎需要 FPGA 来实现源同步模式。 是否还有其他方法可以仅通过 MSP432 MCU 实现此方法？