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如何计算应用所需的最低 SCLK 频率？
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通常、您所需的 SCLK 频率取决于 ADC 通道数、每个通道的位数和数据速率。 每个器件都有独特的要求、具体取决于运行模式。
查看以下步骤、我将在本示例中使用 ADS1298：
ADS1298有两种读取数据模式：RDATAC 模式(连续读取数据)和 RDATA 模式。 在 RDATAC 模式下、器件的输出移位寄存器会在每次转换后自动使用来自所有通道的新数据进行更新。 转换完成由/DRDY 的下降沿指示。 必须在下一个/DRDY 下降沿之前读取所有数据。 否则、它将被覆盖和丢失。
在 RDATAC 模式下、最大 SCLK 周期(最小 SCLK 频率)可计算为：
其中"4*tCLK"表示接口延迟、"+ 24"表示每个事务开始时的24位状态字。 对于 ADS119x 器件、每个通道的位数变为16、状态字保持为24位。
在 RDATA 模式下、输出移位寄存器"按需"加载最新的转换数据。 因此、对于该模式、对最小 SCLK 频率没有限制。 如果数据读取速度太慢、用户可能会错过样本、但下一次转换不会覆盖或损坏当前数据。
最大 SCLK 频率取决于施加的 DVDD 电压。 对于2.7V 至3.6V 之间的 DVDD、您可以使用的最快 SCLK 为20MHz (50ns 周期)。 对于低于2.7V 的 DVDD、SCLK 的周期限制为66.6ns 或大约15MHz。 请务必参阅特定器件数据表中的时序特性表。
图1：ADS1298的最低 SCLK 频率
本文适用于 ADS1191、ADS1192、ADS1291、ADS1292、ADS1292R、 ADS1294、ADS1294R、ADS1296、ADS1296R、ADS1298、 ADS1298R、ADS1299-4、ADS1299-6和 ADS1299。