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[参考译文] ADS1255：SPI SCLK 占空比规格

admin
Guru**** 2386620 points
Other Parts Discussed in Thread: ADS1257, ADS1255
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/771246/ads1255-spi-sclk-duty-cycle-specification

器件型号：ADS1255
主题中讨论的其他器件：ADS1257、

各位专家：

SPI 时钟占空比没有规格定义。 我们能否理解、我们不关心时钟占空比、而只遵循"图1的时序特性"规格？

六

此致、

Uchikoshi

  • 0
    TI__Guru**** 2386620 points
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    您好、Uchikosi-San、

    我不知道为什么 ADS1255数据表中没有时钟占空比规格。 我建议将 ADS1257数据表中给出的占空比规格作为一种更为保守的方法、因为这是一个具有相同数字电路的类似器件。 在该数据表中、我们假设最小值为40%、最大值为60%。
  • 0
    TI__Guru**** 2386620 points
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    尊敬的 Chris：
    感谢您的回答。
    您所参考的规格是 fCLKIN 的规格、fCLKIN 是 ADC 的主时钟。 我们将询问 SPI 时钟占空比。 一般而言、由于振荡稳定、我认为主时钟需要将近50%的占空比。 我们期望 SPI 时钟仅检测上升/下降沿和设置/保持时序、而不影响占空比本身。
    请再次确认吗？
    此致、
    Uchikoshi
  • 0
    TI__Guru**** 2386620 points
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    您好、Uchikosi-San、

    是的、我指的是 fCLK、很抱歉我被误解了。

    我相信您是正确的、如果您满足 SCLK 的最小设置和保持时间、那么这不应该成为问题、因为通常情况下、器件只关注 SCLK 信号的上升沿和下降沿。 当然、明天我需要与设计团队联系、然后再与您联系。

  • 0
    TI__Guru**** 2386620 points
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    您好、Uchikosi-San、

    我今天与数字设计人员讨论了这一点、我们建议尝试将占空比保持在最小40%和最大60%。

    除了设置和保持时间、DIN 和 DOUT 之间可能存在一些传播延迟、这可能需要 SCLK 的一些正常占空比。 大多数 SPI 外设应该提供一个占空比为50%的 SCLK、但是如果这是不可能的(例如、在通过位拆裂来实现 SPI 通信的情况下)、那么 SCLK 频率也许需要被减少。 遗憾的是、我没有对该特定参数进行任何仿真或表征、因此无法提供更具体的建议。