[参考译文] ADS1217：DRDYn 信号始终为&quot；计时&quot；(高= 20us、低= 30ms)

您好、Fausto、

对于2.4576 MHz 时钟、ADS1217的默认数据速率为10sps。 如果您使用8MHz 时钟、您将看到输出速率大约快3.25倍(8/2.4576)、周期大约为32ms。 这意味着转换结果大约每32.5ms 更新一次。

当转换完成并准备好从器件中读出时、DRDY (数据就绪)是始终由源驱动的输出信号。 ADS1217数据表的第14页讨论了数据就绪问题。 当新转换准备就绪时、DRDY 将从高电平状态转换为低电平状态。 转换之前是一个更新周期、新的转换结果被放置在输出寄存器中。 在此更新期间、您不应从设备读取数据。

如果您没有从器件中读取任何数据、DRDY 将在更新期间进行从低到高的转换、然后进行从高到低的转换、以表明转换准备好从器件中读取(请参阅数据表第7页上的时序图)。 DRDY 将在转换期间保持低电平(因为未从器件读取任何数据)、直到下一个更新周期。

您所描述的描述对于正在使用的配置来说听起来是正常的。 DRDY 的操作始终处于主动驱动状态、因此无论任何 SPI 通信周期(例如与其他器件的通信周期)和 CS 状态如何、您都可以确定转换何时完成。

此致、
Bob B

Bob：

但斯克语

这实际上意味着 DRDYn 始终显示转换状态周期
我想、从 DRDYn 停止这些脉冲的唯一方法是停止主时钟 CLK (不推荐？)
DSYNC 引脚也可用于同步这些脉冲

非常感谢

高斯图