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[参考译文] ADC128S102QML-SP：在#CS 置为无效时为地址寄存器

admin
Guru**** 2455360 points
Other Parts Discussed in Thread: ADC128S102, ADC128S102QML-SP

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/795165/adc128s102qml-sp-is-address-register-while-cs-de-asserted

器件型号：ADC128S102QML-SP
主题中讨论的其他器件：ADC128S102、

我读了"ADC128S102 -地址寄存器、而#CS 置为无效"的问题和答案、并想知道 TI 是否会保证所描述的行为、而不是只说"应该"。 要重新说明问题：当 CS 置为无效后置为有效时、最后一个值 是否被移入 控制寄存器 以进行第一个转换数据输出？

谢谢！

Steve Smith

  • 0
    TI__Guru**** 2455360 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Steve、

    我在 ADC128S102上进行了搜索、但无法确定您提到的哪个帖子。

    首先、请确保查看正确的器件和数据表。  商用级 ADC128S102和航天级 ADC128S102QML-SP 的操作和性能相似、但有一些差异。

    该器件将 在数据表中作为分段运行。

    寄存器将在每个转换周期内刷新。   当 CSB 被置为无效时、转换周期将开始。   如果 CSB 为高电平、然后切换为低电平、则在上一个采样周期中、被采样的通道将编程到寄存器中。   请注意、一个采样周期必须为16个时钟周期、否则寄存器将不会被更新。

    请告诉我这是否能回答您的问题。

    基尔比