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[参考译文] ADS8363：在 M0、M1和 CONVST 引脚上

admin
Guru**** 2514455 points
Other Parts Discussed in Thread: ADS8363, INA250

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/823428/ads8363-on-m0-m1-and-convst-pins

器件型号：ADS8363
主题中讨论的其他器件： INA250

您好、 您能指导我使用 M0、M1和 CONVST 引脚吗？

我有一个差分输入和三个伪差分输入、我需要对其进行采样。 鉴于此、我应该如何配置 M0、M1和 CONVST 引脚？

非常感谢你的帮助。

-JVA

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    TI__Guru**** 2514455 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Jorge、

    欢迎来到我们的论坛、感谢您的发帖！

    看起来 PDE 位(配置寄存器、位6)适用于 ADC A 和 ADC B。这意味着对于两个 ADC 通道、多路复用器将配置为全差分模式或伪差分模式。

    要将差分和伪差分信号与 ADS8363结合使用、必须将多路复用器配置为伪差分模式。 例如、ADC A 用于差分信号、ADC B 用于伪差分信号。 差分信号的正极将连接到 CHA[1-3]引脚、负极将连接到 CMA。 3个伪差分输入将连接到 CHB[1-3]、共模连接到 CMB。 当您循环使用多路复用器(手动或自动)时、ADC A 将始终测量相同的差分信号(CHAN - CMA)、而 ADC B 将循环使用3个伪差分信号(CHBn - CMB)。 我可以看到的唯一缺点是 ADC A 上的差分信号采样速度比伪差分信号快3倍、但您也可以在稍后对差分信号进行下采样。

    CONVST 只是用于对两个 ADC 通道进行采样的转换开始信号。 CONVST 的使用不取决于输入信号配置或 M0和 M1引脚。

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    TI__Guru**** 2514455 points
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    Ryan、您好、感谢您的回复。  让我回顾一下我们的意见。

    该芯片通过配置寄存器中的 PDE (伪差分使能)位配置到所有8个伪差分输入通道或4个全差分输入通道中。

    2.要混合伪差动和全差动、需要将 PDE 位设置为1。  这会将芯片设置为所有8个伪差分输入通道、但我可以连接 CHA0上的全差分正信号、而 CMA 上的负信号。

    对项目2的评论。  

    这是否意味着 CHA1、 CHA2和 CHA3将不再有用？

    -您写道"差分信号的正极端将连接到 CHA[1-3]引脚、负极端将连接到 CMA。"  这是否意味着所有通道  CHA[1-3] 都短接至正输入？

    3、CONVST 是独立的、只发出转换开始信号。

    对项目3的评论。

    -在手动模式下(M0 = 1、M1 = 0)、将 CONVST 接地意味着什么？

    其他问题：

    我看到使用 ADS8363的大不了：我可以同时通过 ADCA 和 ADCB 对2个信号进行采样。  因此、在我的应用中、我使用通道 A 对电流进行采样 、使用通道 B 对电压进行采样。这两个测量是同时进行的、用于一对一采样。 此评估是否正确？

    2. CMA 和 CMB 是否需要像 REFIO 引脚22uF 那样接地的电容器？

    3.如 D/S 第44页的图47所示、接地 SDI 的意义是什么

    非常感谢。  感谢你能抽出时间。

     

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    TI__Guru**** 2514455 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Jorge、

    1. 正确
    2. 请参阅项目2的注释：
      1. 为了测量与 CMB 相关的三个伪差分输入信号(CHB1、CHB2和 CHB3)、您需要执行寄存器写入并相应地更改多路复用器设置。 但是、通道 A 的多路复用器将同时变化(选择 CHA0和 CHB0、然后选择 CHA1和 CHB1等)。 听起来您的目标是始终测量通道 A 上的差分信号、因此一种方法是将正差分输入短接至所有通道引脚、并将负差分输入连接至 CMA。 ADC A [CHAN - CMA]的差分输入电压将始终是相同的信号。
      2. 请记住、差分信号的采样速度将比每个伪差分信号快3倍。
    3. CONVST 不能接地。 控制 CONVST 以开始每个转换周期是必不可少的。 "手动模式"仅意味着每次您希望更改多路复用器时、主机必须写入器件。 "自动模式"将在每次转换后自动更改多路复用器设置、并以相同的顺序重复。
    4. CMA 和 CMB 可被视为正常模拟输入、并且不需要像 REFIO 引脚那样使用大旁路电容(这些引脚严格地说是直流输入)。
    5. 在图47中、SDI 不应接地、因为 M0 = 0 (手动模式)。 我们注意到了这个错误、谢谢！

    此致、

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    TI__Guru**** 2514455 points
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    您好、Ryan、

    感谢您的评论。  我几乎完成了我的实施布线、但对于每个输入需要具有的滤波器有一个问题。   

    D/S 上的公式5和6显示了在选择 F_filter 的情况下如何获得 R 和 C。  我想问您有关 F_FILTER 的问题。  

    我使用的是半时钟模式、因为我配置了伪差分输入、对应于500kSPS。  进入 ADC 的最慢信号来自带宽为50kHz 的 INA250 (电流分流监控器)。  基于此、我倾向于选择频率为该频率的10倍的滤波器(2倍为奈奎斯特、10倍的滤波器包含更多滤波器)、因此 F_FILTER ~ 500kHz。  您能否给我一些指导、让我了解一下500kbps 如何处理在500kHz 下过滤的信号(我不确定是否有这种感觉)？ 或可作为指导的一般想法将受到欢迎。   

    非常感谢你的帮助。

    豪尔赫   

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    TI__Guru**** 2514455 points
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    您好、Jorge、

    我想我们会根据您的上一篇文章混淆各种"带宽"。

    1. @ 500kSPS 时、ADS8363将满足低于250kHz 信号的奈奎斯特标准。 鉴于 INA250仅支持50kHz 及更低频率(请参阅#2)、您可以显著降低 ADC 采样率并节省功耗。  
    2. INA250的带宽为50kHz。 如果您参考 INA250数据表的图16、则该带宽是 INA 增益开始减小的地方。
    3. ADC 输入端的 RC 滤波器主要是一个"电荷桶"、用于为内部 ADC 采样保持电容器提供瞬时电流。 采样期间施加的输入电压稳定得越好、结果越准确。 如果您需要实现一些低通抗混叠滤波、建议在 ADC 输入之前执行此操作、并在滤波器之后使用宽带宽放大器来驱动 ADC。

    TI 高精度实验室- ADC 在线培训中介绍了这些主题和许多其他主题。 此外、我还发现 了这个 ADC 说明书电路 、该电路看上去与您尝试实现的电路非常接近。 请注意、电流分流放大器后面是 ADC 之前的另一个信号调节和宽带宽驱动器级。

    此致、

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    TI__Guru**** 2514455 points
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    Andrew、您好、感谢您的帮助。

    如何更改转换器的数据速率。  假设我们要将数据配置为100kbps？ 我在 D/S 上发现这一点时遇到了问题、我看到如果您使用伪差分、它默认为其最大数据速率的一半、低至500kbps、但如果您具有全差分、则为1Mbps。  您能不能说、将数据速率降低到100kbps？  非常感谢。

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    TI__Guru**** 2514455 points
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    您好、Jorge、

    与任何 SAR ADC 一样、可通过调节输入时钟频率并延长每个周期内的采集和/或转换时间来改变采样率。 数据表中的第7.9节时序特性列出了每个时钟模式的时钟频率范围以及最小采集和转换时间要求。  

    请注意、转换时间是固定数量的 tCLK 周期。 当您缩放输入时钟频率时、转换时间将相应缩放。  

    采集时间发生在转换周期结束附近。 图1和2显示了哪个时钟下降沿对应于采集周期的开始。 采集周期结束时、CONVST 的上升沿会标记。 通过延长采集周期、外部 ADC 驱动电路有更多的时间为内部采样保持电容器充电、并减少驱动放大器所需的 GBW。

    在缩放转换和采集时间时、请确保继续满足所有其他时序要求。

    此致、

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    TI__Guru**** 2514455 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Andrew。  让我回顾一下我们对您电子邮件的理解：

    1.降低频率，采集时间将按比例增加。  这将导致采样率降低。

    2.延长 CONVST、这将导致转换器 S/H 内部电容器的充电时间增加、从而减少驱动基准引脚的 OPA 需要消耗的电流、并进一步降低采样率。

    底线：降低采样频率的两个旋钮：时钟和 CONVST。

    我们是否正确？ 请参见下图。

    如果频率降至500kHz、您能用数学方法指导我获得有效采样率吗？ D/S 在时序部分中显示、转换输入信号需要17.5个固定周期。  这意味着17.5cycles x (1/500kHz)... 因此、要转换17.5周期、需要17.5us。  我该从这里到哪里去？ 提前感谢。

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    TI__Guru**** 2514455 points
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    您好、Percy、

    增加采集时间和转换时间最终会增加转换周期、从而降低 ADC 采样率。

    当您说降低时钟频率会增加转换时间时、您是正确的。 但是、您需要发送的时钟数量是固定的。 对于半时钟模式、最短转换时间为17.5个时钟周期、因为数据在时钟上升沿移出器件。 我们需要18个上升沿来时钟输出所有数据。 第一个时钟上升沿指示通道(CH0/1)、第二个位指示 ADC (A 或 B)。 剩余的16位是数据。

    降低时钟频率将延长转换阶段(tCONV)、这更适合基准电压稳定。 瞬态电流尖峰将是相同的、但每个瞬态电流尖峰之间的时间将增加、从而实现更好的基准趋稳。 总的来说、基准输入上的平均电流将减少。

    当您增加采集时间时、这会使 ADC 输入电压(而不是基准电压)趋稳更好。 在采集阶段、输入电压为内部采样保持电容器充电。 基准电压仅在转换阶段看到瞬态负载、而不是在采集阶段看到瞬态负载。

    此致、