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器件型号：AFE58JD18 在数据表中、我们为 LVDS 布线提供了以下指导：
为了保持正确的 LVDS 时序、所有 LVDS 布线必须遵循受控阻抗设计。 此外、所有 LVDS 布线长度必须相等且对称；TI 建议保持布线长度变化小于150mil (0.150英寸或3.81mm)。
布线 CML 线路时、布线必须设计为50 Ω 受控阻抗、如图97所示。 必须尽可能匹配不同线路的布线、以最大程度地减小通道间偏差。 但是、与 LVDS 接口相比、布线长度匹配对于 JESD 接口不太重要。
我的客户未使用 JESD 接口。 但是、每个器件至少使用一个通道的 LVDS 输出。 您是否有关于这些布线布局的更多信息？ 它说所有 LVDS 布线都必须设计为受控阻抗、但听起来50欧姆规格似乎仅适用于 JESD。 您能为我澄清一下吗？
谢谢。
