[参考译文] ADCS7476：ADCS7476数据

您好！

我明白为什么这会令人困惑。

假设在 CS 的下降沿之后、SCLK 的第一个边沿是下降沿；那么预期的 Z3出现在 CS 下降沿之后和第一个 SCLK 下降沿之前。 因此、在 CS 下降沿和第一个 SCLK 下降沿之间、这将是 Z3出现的时间。 不过、这段时间通常非常短、因此可能无法及时设置第一个前导零、以便微处理器或 DSP 正确读取。

这就是为什么 SCLK 的第三个下降边沿是 CS 变为低电平后 SCLK 的第三个下降边沿。 然后、SDO 数据在 SCLK 的第四个下降沿输出。 在第12个下降沿时钟上、此时您应该看到后缀零

如果在 CS 下降沿之后、第一个 SCLK 边沿为上升沿；那么所有四个前导零在 SCLK 的前四个下降边沿上有效。

一个有用的视觉效果是在数字通信中使用示波器并在满量程时使用直流输入。 这将直观地显示开始时的 SDO 以及 SCLK 的数量、后跟12个高 SDO 数据位。 如果您有任何疑问、请与我们分享。

我认为这将有助于直观地查看 SCLK 边沿和数据转换。 ADCS7476不会输出任何后缀的零、只有较低分辨率的器件具有后缀零、并且最低有效数据位在 SCLK 的第16个下降边沿上有效。

此致

Cynthia

尊敬的 Cynthia：

感谢您的帮助！

还有一个问题：“为什么当他们打开缓冲存储器时，数据来自 BIT0-BIT11，并且关闭缓冲存储器时，数据来自 BIT1-BIT12？”

希望您能给出一些意见。