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[参考译文] ADS1282:ADS1282会在一段时间后停止 DRDY 下降沿

Guru**** 2515185 points
Other Parts Discussed in Thread: ADS1282

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/801171/ads1282-ads1282-stops-drdy-falling-edge-after-a-while

器件型号:ADS1282

您好、TI 团队、

很抱歉,我以前问过这个问题。

我设计了一个具有9个 ADS1282的 DAQ、并将其3比3进行分组。(相同的 ADC 时钟、SPI 时钟、复位、同步和断电)我的打开顺序为:

开机:
同步='0'
重置='1'
断电="1"

等待100ms
对于4.4uec、复位='0'

等待100ms
SYNC ="1"

我不会更改 ADC 上的任何配置、而是希望使用默认配置读取它们。

一段时间(小于200ms)后、ADC 停止对话。 不再是单调的下降沿。

我是否错过了任何基本概念?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    尊敬的 Deniz:

    欢迎访问 TI E2E 论坛!

    您是否碰巧有您可以分享的电路原理图?

    从您的启动说明中、我唯一可以检查的是 SYNC 引脚时序( 有关更多详细信息、请参阅 e2e.ti.com/.../2444790)。 您可能需要多次切换 SYNC 引脚、以确保 ADC 实现同步。

    除了这个问题、请注意、同步后、由于 FIR 滤波器的转换延迟、它将在下一个/DRDY 下降沿之前花费~63个转换周期。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    感谢您的快速回复、

    我附加了 DAQ 的3通道原理图设计。 正如您提到的、我尝试使用 SYNC 引脚时序、但没有任何变化。 我还尝试将加电顺序更改为:

    通电

    SYNC ='0'

    ENABLE ="1"

    等待100ms

    在20 fclk 周期内使能="0"

    等待100ms

    开始切换 SYNC (当 fclk 的下降沿时、我更改 SYNC 的状态)

    4个 fclk 周期为高电平、4个 fclk 周期为低电平(重复此3次并保持同步"1")

    等待100ms

    然后我的读取过程从这里开始;当 DRDY 捕获的下降沿尝试读取数据时。

    其他设计时序值:

    Fclk 周期为244.208ns

    DRDY 的下降沿至 SCLK 的第一个上升沿为3.92 μ s

    SCLK 周期1.92 μ s

    SCLK 的最后一个下降边沿到 SCLK 的第一个上升边沿为3.9 μ s (在两个字节之间)

    e2e.ti.com/.../Free-Documents.pdf

    e2e.ti.com/.../Free-Documents.pdf

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    尊敬的 Deniz:

    感谢您分享原理图!

    您是否曾尝试为器件上电、将/reset 和/PWDN 引脚设置为高电平、将 SYNC 引脚设置为低电平、以查看无论发出 SYNC 命令是否都会出现问题? 换言之、ADC 是否在特定的时间后自行停止响应、或者它们是否仅在切换 SYNC 引脚后停止响应?

    查看原理图、我最初担心 ADC 的+/- 2.5V 电源的质量。 通常、LDO 用于提供这些电源电压、您希望在这些电源(以及 VREFP 和 VREFN 之间)上使用去耦电容器来帮助稳定这些电源。 我建议探测这些电源、以查看是否可以观察到可能导致器件断电的任何毛刺脉冲或压降。

    最后、仔细检查 CLK、/RESET 和/PWDN 信号、以查看这些信号是否仍然存在并且在 ADC 停止响应后不会悬空。 如果 ADC 通电、具有时钟源、并且 GPIO 引脚设置为启用器件、则应获得常规/DRDY 信号。