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[参考译文] ADC12D1800:在 ADC12D1800 DES 模式下引入带宽不匹配杂散的最佳测量设置是什么?

Guru**** 668880 points
Other Parts Discussed in Thread: ADC12D1800RF, ADC12D1800
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/814321/adc12d1800-what-is-the-best-measurement-setup-to-introduce-bandwidth-mismatch-spurs-in-the-adc12d1800-des-mode

器件型号:ADC12D1800

我已经购买了 ADC12D1800RB、并且一直在尝试特意在 DES 模式下引入带宽不匹配杂散(动态增益和振幅)以进行研究。 到目前为止、我尝试了多种设置、但没有一种设置显示相关的杂散、而这些杂散无法通过标准增益和时滞校准来修复。

据我所知、"ADC12D1800RF"数据表显示 DESIQ 模式将 I 和 Q 短路、我假设它也会对 ADC12D1800短路。 我想介绍与"ADC12D1800RF" DESLKIQ 模式相同的错误、如相关文章 e2e.ti.com/.../1038514 中所述:"DESLKIQ 模式与这两个转换器之间没有信号的内部连接。 在此 模式下、信号完全独立、类似于非 DES 模式。 由于这种差异以及 信号上的负载降低、带宽确实会提高。 需要权衡的是、I 和 Q 信号之间的匹配不再那么好。 我们到目前为止的测试发现、几乎不可能以在输入频率范围内充分匹配的方式在外部连接信号。 结果是、由于 2 个输入信号之间的振幅和时序不匹配、频谱中存在明显的交错杂散。"

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    您好、杨

    我正在查看您的问题、并将很快返回给您。

    此致、

    Neeraj

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    您好、杨

    很抱歉、没有一种好的测试方法、您将获得顶部外部提供2个差分信号 、可能来自具有相同长度/相位匹配电缆的同一个源。

    此致、   

    Neeraj

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    Neeraj、您好!

    我认为我得到了与我所寻找的内容接近的东西。 我更改了 FPGA 代码、以在 NOSDESIQ 模式下交错采样、但代价是采样率降低。

    感谢您的关注、