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[参考译文] ADS4125:ads4125 LVCMOS clk

Guru**** 657500 points
Other Parts Discussed in Thread: ADS4125
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/810846/ads4125-ads4125-lvcmos-clk

器件型号:ADS4125

您好!

我如何对快速单脉冲模拟信号进行采样。

采样率为100MSPS、具有 ADS4125 并行 CMOS 接口

FPGA 与模数转换器(A2D)相连

我想将 LVCMOS 100Mhz 时钟连接到 FPGA 和 A2D  

A2D 和 FPGA 需要进行 clk 同步

问题

1.能否使用连接到零延迟缓冲器1:2 (1输入、2输出)的低抖动 clk 100Mhz 1.8V  

零延迟缓冲器将为 FPGA 和 A2D 驱动1.8V 100MHz 时钟

在差分时使用单端时钟是一个问题、要对快速单脉冲进行采样

3. VCM 连接到 CLKM 是单端时钟输入

因此 VCM 是否会产生噪声?

此致

Pablo

e2e.ti.com/.../CLK.docx

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    巴勃罗

    我们建议您仅将时钟路由到 ADC、并使用 ADC 的 CLKOUT 通过上升沿将数据计时到 FPGA。

    2.使用差分输入时钟时、器件性能会更好、但由于您只对脉冲进行采样、因此单端时钟输入可能已经足够好了。

    3.这不应该是一个问题。  我建议为此使用两个电容器。 将一个电容靠近 VCM 引脚放置、另一个电容靠近 CLKM 引脚放置。

    此致、

    Jim  

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    您好、Jim、

    感谢 您的回答

     关于答案1的问题

    我需要 FPGA 和 a2d 进行 clk 同步、以确定 FPGA 的采样时间

    如果 分离 CLKS,则存在1 clk 的时间不确定性。

    是低抖动零延迟缓冲器(1:2)是低功耗系统的良好解决方案 、也 是更好的解决方案  

    2.

    只是为了确保1.8V clk LVCMOS 电压电平作为 clk 输入进行连接?

    此致

    Pablo

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    巴勃罗

    低抖动零延迟缓冲器可能是一个好主意。 不过、我仍然会使用 ADC 输出时钟来注册 FPGA 中的数据。

    是的、1.8V LVCMOS 电平时钟输入将起作用。

    此致、

    Jim

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    您好、Jim、

    感谢您的回答

    此致

    Pablo