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[参考译文] ADS5474-SP:高抖动时钟

Guru**** 667810 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/829387/ads5474-sp-high-jitter-clock

器件型号:ADS5474-SP

您好!

通常、使用较高抖动时钟驱动 ADC 是一个坏主意、因为它会降低 SNR。 在本例中、我们将进行过采样、因此我认为我们不会降低 SNR。 例如、在以下波形中 、如果计时关闭、我们迟早会测量相同的电压:


即使时序关闭、上述4个样本中的每一个仍然读取相同的电平。 我们使用的是10nS 时钟、假设抖动高达1nS、您是否仍然希望 ADC 能够正常工作?  我不确定抖动增加不会引起其他问题 、因为这是一个非典型用例。

谢谢!

此致、
Ryan B.

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    Ryan、

    支持此器件的工程师将在周三之前离开办公室。  他将在返回后解决这一问题。

    此致、

    涉水

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    您好!

    只需在此主题上发送一个温和的提醒

    谢谢!

    Ryan B.

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    您好、Ryan、

    不确定"过采样底座"是什么意思。 对于给定的采样率、采样时钟抖动 TJ 对 SNR 的影响变得更小、这是因为输入信号的频率降低、或者、换而言之、随着过采样增加。

    最大 SNR =-20*log (2*pi*ffin*tj)

    这是否回答了所询问的问题?

    谢谢

    Christian

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    尊敬的 Christian:

    通过过采样基底、我的意思是波形看起来像基座、因此像我的图中所示的那样是一个脉冲。 它们将对这些基座进行过采样、因此将为每个基座电压采集多个样本。

    从您之前的答案中可以看到、这不是问题、因为在采样时输入信号看起来像直流信号。

    此致、
    Ryan B.

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    好的、这就是我认为的直流信号;因此、我没有预见到任何问题。

    Christian