我在一个应用中使用 ADS131、在这个应用中、最好将 ADC 与一个已解调信号同步、并且解调本身与交流电源(60Hz)同步。 我使用数字 PLL 将 ADS131同步到900Hz (60Hz*15)、并通过抖动2MHz 时钟来保持频率和相位锁定。 我的问题是、时钟抖动是否会影响 SNR? 信号带宽仅为10Hz、因此我不关心抖动导致的噪声、但我不知道时钟稳定性如何影响内部转换机制。
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我在一个应用中使用 ADS131、在这个应用中、最好将 ADC 与一个已解调信号同步、并且解调本身与交流电源(60Hz)同步。 我使用数字 PLL 将 ADS131同步到900Hz (60Hz*15)、并通过抖动2MHz 时钟来保持频率和相位锁定。 我的问题是、时钟抖动是否会影响 SNR? 信号带宽仅为10Hz、因此我不关心抖动导致的噪声、但我不知道时钟稳定性如何影响内部转换机制。
Carl、
我并不完全确定我是否了解您的所有系统。 但是、您似乎在询问主时钟的效果、该时钟有一些变化以调整为同步至900Hz 的解调信号。
首先、我不知道器件的任何特性数据、因此无法查看主时钟中的这种类型的变化。 这不是我们通常描述的特征。 我们可以看看抖动对器件的影响、但在许多情况下、输入时钟在进入数字时被二分频。 这样可以减少抖动问题。 我不确定 ADS131E08是否是这些器件之一,但调制器速率是输入时钟除以2,以及中的锁存技术规格。 请注意、我没有找到该器件的任何抖动数据。
对于大多数 Δ-Σ 器件、数据可能能够承受主时钟的微小变化。 以较低的速率(调制器速率)对数据进行采样、然后以更低的速率对数据输出进行采样。 在 ADC 中、输入电压采样到输入采样电容器上、采样到采样的任何误差都会显示误差或噪声。 这取决于您的系统、但如果输入时钟的变化仅为1%左右、则采样值不会有太大差异。
此外、如果您使用某种 PLL、我可以想象、时钟频率将相当稳定、只需对时钟频率进行微小、缓慢的更改。 在这种情况下、器件的运行不会出现太大的变化或采样不会出现任何变化。
我想、如果 SNR 有任何变化、您会看到的东西很小。 但是、我没有看到这方面的任何特征。
吴约瑟